重庆三峡学院 EDA实验报告-六位双向移位寄存器的设计
移位寄存器实验报告参考
移位寄存器实验报告（一）实验原理移位寄存器是用来寄存二进制数字信息并且能进行信息移位的时序逻辑电路。
根据移位寄存器存取信息的方式可分为串入串出、串入并出、并入串出、并入并出4种形式。
74194是一种典型的中规模集成移位寄存器，由4个RS触发器和一些门电路构成的4位双向移位寄存器。
该移位寄存器有左移，右移、并行输入数据，保持及异步清零等5种功能。
有如下功能表（二）（三）实验内容1.按如下电路图连接电路十个输入端，四个输出端，主体为74194.2.波形图参数设置：End time：2us Grid size:100ns波形说明：clk:时钟信号； clrn：置0s1s0:模式控制端 sl_r:串行输入端abcd：并行输入 qabcd：并行输出结论：clrn优先级最高，且低有效高无效；s1s0模式控制，01右移，10左移，00保持，11置数重载；sl_r控制左移之后空位补0或补1。
3.数码管显示移位（1）电路图（2）下载验证管脚分配：a,b,c,d:86,87,88,89 bsg[3..0]:99,100,101,102clk:122 clk0:125 clrn:95q[6..0]:51,49,48,47,46,44,43 s0,s1:73,72sl_r:82,83结论：下载结果与仿真结果一致，下载正确。
一、实验日志1.移位寄存器的实验真的挺纠结的，本来想用7449的，但是下载结果出现了错误，想到它在这个电路图中的功能比较单一，就自己写了一个my7449，终于对了。
五、思考题（1）简单说明移位寄存器的概念及应用情况？概念：移位寄存器是用来寄存二进制数字信息且能进行信息移动的时序逻辑电路。
根据移位寄存器存取信息的方式不同可以分为串入串出，串入并出，并入串出，并入并处4种形式。
应用：移位寄存器可以构成计数器，顺序脉冲发生器，串行累加器，串并转换，并串转换等。
（2）仿真常规方法步骤是什么？有什么注意事项？a)新建波形文件后波形图参数设置b)添加结点或总线后信号整合与位置分配c)激励输入及分段仿真注意事项：1.激励输入信号与待分析输出信号上下放置，界限分明；时钟信号置顶，其他输入信号可按异步控制，同步控制，数据输入顺序向下放置；同一元器件的控制信号就近放置；同一功能的控制信号就近放置；2.符合总线形式的IO信号优先整合；同一器件和同一属性的控制信号优先整合；脉冲信号一般不整合；整合前信号应按高位到低位顺序向下放置；整合后信号名以能直观反映该信号功能为宜；3.首先设置时钟信号等系统信号激励完成电路初始状态，其次将时间轴划分为连续的时间段，一时间段完成一小步实验内容。
EDA技术课程设计之六位频率计的设计
目录一概述............................................................................................................................................. - 1 -（一）设计背景及意义 (1)（二）设计任务与要求 (1)二六位频率计的工作原理............................................................................................................. - 1 -三六位频率计的设计与仿真......................................................................................................... - 2 -（一）六位十进制频率计的设计与仿真 (2)（二）六位十六进制频率计的设计与仿真 (5)四调试过程、测试结果及分析 ..................................................................................................... - 8 -（一）六位十进制频率计的测试结果与分析 (8)（二）六位十进制频率计扩展功能的测试结果与分析 (9)（三）六位十六进制频率计的测试结果与分析 (10)五课程设计体会........................................................................................................................... - 11 -六参考文献................................................................................................................................... - 11 -六位频率计的设计一概述（一）设计背景及意义现代电子设计技术的核心已日益趋转向基于计算机的电子设计自动化技术，即EDA（Electronic Design Automation）技术。
数字电路实验6移位寄存器的应用-7页word资料
实验报告课程名称：数字电路实验第 6 次实验实验名称：移位寄存器的应用实验时间：2019 年 5 月7 日实验地点：组号学号：姓名：指导教师：评定成绩：实验六移位寄存器应用一、实验目的：1．了解寄存器的基本结构。
2．掌握74LS194移位寄存器的逻辑功能。
3．学习中规模移位寄存器的应用。
二、实验仪器：6 74LS04 17 74LS00 18 74LS86 19 74LS10 1三、实验原理：数据的存储和移动是数字信号的一种常见运作，能实现这种动作的是数据寄存器和移位寄存器，它们同计数器一样也是数字电路中不可缺少的基本逻辑器件。
数据寄存器有两类结构，一类是由多个钟控D锁存器组成的，另一类是由多个钟控D触发器组成的。
数据寄存器的数据的输入和输出都是并行的。
移位寄存器的结构也是由多个触发器级联的，其数据不仅可以存储，还可以左移或右移。
移位寄存器的数据的输入和输出都有串行和并行之分，数据的动作受公共时钟信号的控制，也就是同步工作的。
4位双向移位寄存器74LS194A为TTL双极型数字集成逻辑电路，外形为双列直插，它具有清除、左移、右移、并行送数和保持等多种功能，是一种功能比较全的中规模移位寄存器，图6-1是引脚排列图，逻辑符号如图6-2所示，74LS194A的功能表见表6-1。
表6-1 74LS194A 4位双向移位寄存器功能表功能M1 M0 CP R D D R d1 d2 d3 d4 D L Q1n+1 Q2n+1 Q3n+1 Q4n+1清零― ― ― 0― ― ― ― ― ―0 0 0 0预置 1 1 ↑ 1― d1 d2 d3 d4 ―d1d2d3d4右移0 1 ↑ 1d R― ― ― ― ―d R d1d2d3左移 1 0 ↑ 1― ― ― ― ― d L d2d3d4d L保持0 0 ― 1― ― ― ― ― ―Q1n Q2n Q3n Q4n移位寄存器的最直接应用是数据的串/并转换，图6-3和图6-4就是简单的实例。
实验六移位寄存器的设计
实验六移位寄存器的设计一、实验目的1、掌握中规模4位双向移位寄存器逻辑功能及使用方法。
2、熟悉移位寄存器的应用—实现数据的串行、并行转换和构成环形计数器。
二、实验预习要求1、复习有关寄存器及串行、并行转换器有关内容。
2、查阅CC40194、CC4011及CC4068 逻辑线路。
熟悉其逻辑功能及引脚排列。
3、在对CC40194进行送数后，若要使输出端改成另外的数码，是否一定要使寄存器清零？4、使寄存器清零，除采用R C输入低电平外，可否采用右移或左移的方法？可否使用并行送数法？若可行，如何进行操作？5、若进行循环左移，图6－4接线应如何改接？6、画出用两片CC40194构成的七位左移串 /并行转换器线路。
7、画出用两片CC40194构成的七位左移并 /串行转换器线路。
三、实验设备及器件1、＋5V直流电源2、单次脉冲源3、逻辑电平开关4、逻辑电平显示器5、CC40194×2（74LS194）CC4011(74LS00) CC4068(74LS30)四、设计方法与参考资料1、移位寄存器是一个具有移位功能的寄存器，是指寄存器中所存的代码能够在移位脉冲的作用下依次左移或右移。
既能左移又能右移的称为双向移位寄存器，只需要改变左、右移的控制信号便可实现双向移位要求。
根据移位寄存器存取信息的方式不同分为：串入串出、串入并出、并入串出、并入并出四种形式。
本实验选用的4位双向通用移位寄存器，型号为CC40194或74LS194，两者功能相同，可互换使用，其逻辑符号及引脚排列如图6－1所示。
其中D0、D1、D2、D3为并行输入端；Q0、Q1、Q2、Q3为并行输出端；S R为右移串行输C为直接无条件清零端；入端，S L为左移串行输入端；S1、S0为操作模式控制端；R图6－1 CC40194的逻辑符号及引脚功能CP为时钟脉冲输入端。
CC40194有5种不同操作模式：即并行送数寄存，右移(方向由Q0→Q3)，左移（方向由Q3→Q0），保持及清零。
移位寄存器实验报告doc
移位寄存器实验报告篇一：移位寄存器实验报告移位寄存器实验报告（一）实验原理移位寄存器是用来寄存二进制数字信息并且能进行信息移位的时序逻辑电路。
根据移位寄存器存取信息的方式可分为串入串出、串入并出、并入串出、并入并出4种形式。
74194是一种典型的中规模集成移位寄存器，由4个RS触发器和一些门电路构成的4位双向移位寄存器。
该移位寄存器有左移，右移、并行输入数据，保持及异步清零等5种功能。
有如下功能表（三）实验内容1. 按如下电路图连接电路十个输入端，四个输出端，主体为74194. 2. 波形图参数设置：End time：2usGrid size:100ns 波形说明：clk:时钟信号；clrn：置0 s1s0:模式控制端 sl_r:串行输入端 abcd：并行输入 qabcd：并行输出结论：clrn优先级最高，且低有效高无效；s1s0模式控制，01右移，10左移，00保持，11置数重载；sl_r控制左移之后空位补0或补1。
3. 数码管显示移位（1）电路图（2）下载验证管脚分配：a,b,c,d:86,87,88,89 bsg[3..0]:99,100,101,102 clk:122 clk0:125 clrn:95 q[6..0]:51,49,48,47,46,44,43 s0,s1:73,72 sl_r:82,83 结论：下载结果与仿真结果一致，下载正确。
一、实验日志1.移位寄存器的实验真的挺纠结的，本来想用7449的，但是下载结果出现了错误，想到它在这个电路图中的功能比较单一，就自己写了一个my7449，终于对了。
五、思考题（1）简单说明移位寄存器的概念及应用情况？概念：移位寄存器是用来寄存二进制数字信息且能进行信息移动的时序逻辑电路。
根据移位寄存器存取信息的方式不同可以分为串入串出，串入并出，并入串出，并入并处4种形式。
应用：移位寄存器可以构成计数器，顺序脉冲发生器，串行累加器，串并转换，并串转换等。
EDA实验报告 触发器及应用及移位寄存器
EDA 实验报告实验目的：1.触发器的工作原理。
2.基本时序电路的VHDL 代码编写。
3.按键消抖电路应用。
4.定制LPM 原件。
5.VHDL 语言中元件例化的使用。
6.移位寄存器的工作原理及应用。
实验要求：1.运用LPM 原件定制DFF 触发器，并调用LPM 定制的DFF 触发器，用VHDL 语言的元件例化实现消抖电路并了解其工作原理。
2. 移位寄存器是用来寄存二进制数字信息且能进行信息移位的时序逻辑电路。
根据移位寄存器存取信息的方式不同可分为串入串出、串入并出、并入串出、并入并出4种形式，并通过数码管显示出来。
实验原理：1.消抖电路由于一般的脉冲按键与电平按键采用机械开关结构，其核心部件为弹性金属簧片。
按键信号在开关拨片与触点接触后经多次弹跳才会稳定。
本实验采用消抖电路消除抖动以获得一个稳定的电平信号。
2.移位寄存器移位寄存器具有左移、右移、并行输入数据、保持及异步清零5种功能。
其中A 、B 、C 、D 为并行输入端，A Q 、B Q 、C Q 、D Q 为并行输出端；SRSI 为右移串行输入端，SLSI 为左移串行输入端；S1、S0为模式控制端；CLRN 为异步清零端；CLK 为时钟脉冲输入端。
实验具体步骤：1.消抖电路(1).用lpm 定制DFF<1>.设置lpm_ff 选择Installed Plug-Ins →Storage →lpm_ff 项；<2>.设置输入data 为1位，clock 为时钟信号，类型为D 型；<3>.添加异步清零和异步置1；其VHDL 语言为：LIBRARY ieee;USE ieee.std_logic_1164.all;LIBRARY lpm;USE lpm.all;ENTITY mydff ISPORT(clock : IN STD_LOGIC ;data : IN STD_LOGIC ;q : OUT STD_LOGIC);END mydff;ARCHITECTURE SYN OF mydff ISSIGNAL sub_wire0 : STD_LOGIC_VECTOR (0 DOWNTO 0);SIGNAL sub_wire1 : STD_LOGIC ;SIGNAL sub_wire2 : STD_LOGIC ;SIGNAL sub_wire3 : STD_LOGIC_VECTOR (0 DOWNTO 0);COMPONENT lpm_ffGENERIC (lpm_fftype : STRING;lpm_type : STRING;lpm_width : NA TURAL);PORT (clock : IN STD_LOGIC ;q : OUT STD_LOGIC_VECTOR (0 DOWNTO 0);data : IN STD_LOGIC_VECTOR (0 DOWNTO 0) );END COMPONENT;BEGINsub_wire1 <= sub_wire0(0);q <= sub_wire1;sub_wire2 <= data;sub_wire3(0) <= sub_wire2;lpm_ff_component : lpm_ffGENERIC MAP (lpm_fftype => "DFF",lpm_type => "LPM_FF",lpm_width => 1)PORT MAP (clock => clock,data => sub_wire3,q => sub_wire0);END SYN;(2).VHDL结构式描述顶层--Top level entity xiaodoulibrary ieee;use ieee.std_logic_1164.all;entity xiaodou isport( d_in,clk:in std_logic;clk_out:out std_logic);end xiaodou;architecture xiaodou_arch of xiaodou is component mydff is --元件例化PORT(clock : IN STD_LOGIC ;data : IN STD_LOGIC ;q : OUT STD_LOGIC);END component;signal x,y:std_logic;begindff1:mydff port map(clock=>clk,data=>d_in,q=>x); dff2:mydff port map(clk,x,y);clk_out<=x and (not y);end xiaodou_arch;(3).功能仿真波形：2.移位寄存器(1).74194功能验证电路(2).74194功能仿真结果仿真分析：clrn=1，clk上升时，s为11，移位寄存器并行置数，此时abcd=1010，q_abcd=1010；clrn=0，移位寄存器进行清零，此时有q_abcd=0000；clrn=1，clk上升时，s为01，sl_sr为01，移位寄存器串行右移补1，输出q_abcd=1000；clrn=1，clk上升时，s为01，sl_sr为10，移位寄存器串行右移补0，输出q_abcd=0100；clrn=1，clk上升时，s为10，sl_sr为10，移位寄存器串行左移补1，输出q_abcd=1001；clrn=1，clk上升时，s为10，sl_sr为01，移位寄存器串行左移补0，输出q_abcd=0010。
实验一：移位寄存器
EDA与SOPC基础一一实验一：通用移位寄存器的设计一、实验目的：学习使用QuartusII软件完成时序逻辑电路的设计，掌握通用移位寄存器的基本设计方法。
二、实验内容：用VHDL设计一个多功能通用移位寄存器，要求具有同步置位(load)、异步复位(clr)、无符号数左移(sel=11)、无符号数右移(sel=10)、循环左移(sel=01)、循环右移(sel=00)等六项基本功能。
结合UP-SOPC1000实验系统，通过QuartusII软件对其进行仿真和硬件测试。
三、实验步骤：1.完成同步加载以及异步复位功能。
2.当输入sel=11时实现无符号左移功能。
3.当输入sel=10时实现无符号右移功能。
4.当输入sel=01时实现循环左移功能。
5.当输入sel=00时实现循环右移功能。
6.利用QuartusII软件对所写程序进行时序仿真与分析最后完成管脚琐定及在线编程。
四、VHDL语言程序设计library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;entity shift is --- 定义实体名为shiftport (clk,load,clr: in bit; --- 定义输入输出端口date_in: in std_logic_vector(3 downto 0);set: in std_logic_vector(1 downto 0);date_out: out std_logic_vector(3 downto 0));end entity;architecture one of shift is --- 定义结构体名为one signal date :std_logic_vector(3 downto 0);beginprocess(clk,clr,set,date_in,load) --- 进程的开始，主程序部分beginif clr = '1' then date <= "0000";elsif clk'event and clk = '1' thenif load='1' then date <= date_in;elsecase set iswhen "11" => date <= date(2 downto 0) & '0' ; --- 无符号左移when "10" => date <= '0' & date(3 downto 1) ; --- 无符号右移when "01" => date <= date(2 downto 0) & date(3) ; --- 循环左移when "00" => date <= date(0) & date(3 downto 1) ; --- 循环右移when others => date <= "0000";end case;end if;end if;date_out <= date; --- 输出数据end process;end one;五、顶层电路框图及时序波形图六、引脚说明以及波形分析根据要求，程序中clr是具有异步复位功能，当为1时对系统进行复位，其优先级最高；Load是同步置位功能，当时钟上升沿来临时若此时load=1,则输出当前值；Clk是时钟信号，上升沿有效；Sel为选通信号，取值范围sel={00,01,10,11}分别对应循环右移，循环左移，无符号右移和无符号左移；从波形图中可以看出，在异步复位信号clr为1的期间，系统处于复位状态，输出一直为0；在异步复位信号为0以及同步置位信号load为1期间，也就是第三个上升沿之时，系统输出当前的状态data_in=1101；接下来sel=00表示循环右移，随着上升沿的到来输出从1101到1110再到0111，这是循环右移的过程，此后，随着选通信号sel的变化，输出随之而变化，符合实验的要求。
六移位寄存器
的寄存器，需用n个触发器来构成。
Q0
Q1
Q2
Q3
（2)移位寄存器
移位寄存器能使其中所储存的二进制数,在移位脉冲的作用下左右移动。 按功能可分为左、右移移位寄存器双向移位寄存器； 根据移位寄存器存取信息的方式可分为：串入串出、串入并出、并入串出、并入并出四种形式。
并行
输
出
(3) 移位寄存器型计数器
1. 环行计数器
实验四 移位寄存器实验
一、实验目的
1、掌握移位寄存器逻辑功能及测试方法; 2、掌握集成移位寄存器的一般应用.
(１)寄存器
二、实验原理
寄存器用于寄存一组二进制（０，１）代码。触发器一般都可以构成寄存器。寄存器是由具
有存储功能的触发器组合起来构成的。一个触发器可以存储1位二进制代码，存放n位二进制代码
Q2 D3 C1
Q3
0000
1000
1100
1010 0101 1101
1110
1011 0110
CP
Q0
Q1
Q2
Q3
0001
0011 0111 1111
(a) 逻辑图
排列顺序： Q0nQ1nQ2nQ3n 0000→1000→1100→1110←1101←1010←0100←1001←0010
集成移位寄存器
四、实验内容
1、测试74LS194逻辑功能 按图6－4接线：、输入端分别接逻辑电 平开关，输出接逻辑电平显示器。CP端接 单次脉冲源。按表6－3分别测试清除、送 数、右移、 左移、保持功能，观察寄存器 输出状态并记录。
2、寄存器的双向移位实验 按图6－3接线，CP用连续脉冲源（约 100Hz）、然后变化S1 S0值，观察记录移 位寄存器在不同S1S0值时输出端状态。
实验6-移位寄存器功能测试和应用-(实验报告要求)
实验六 移位寄存器功能测试及应用--实验报告要求一. 实验目的(0.5分）1. 熟悉寄存器、移位寄存器的电路结构和工作原理。
2. 掌握中规模4位双向移位寄存器逻辑功能及使用方法。
3. 熟悉移位寄存器的应用。
二. 实验电路D0、D1 、D2 、D3为并行输入端；Q0、Q1、Q2、Q3为并行输出端；SR 为右移串行输入端，SL 为左移串行输入端；S1、S0 为操作模式控制端；R C 为直接无条件清零端；CP 为时钟脉冲输入端。
三图2 CC40194/74LS194逻辑功能测试图1 CC40194/74LS194的逻辑符号及引脚功能图3 环形计数器四. 实验原理（0.5分）1.移位寄存器是一个具有移位功能的寄存器，是指寄存器中所存的代码能够在移位脉冲的作用下依次左移或右移。
既能左移又能右移的称为双向移位寄存器，只需要改变左、右移的控制信号便可实现双向移位要求。
根据移位寄存器存取信息的方式不同分为：串入串出、串入并出、并入串出、并入并出四种形式。
本实验选用的4位双向通用移位寄存器，型号为CC40194或74LS194，两者功能相同，可互换使用。
74LS194有5种不同操作模式：即并行送数寄存，右移（方向由Q0-->Q3）,左移（方向由Q3→Q0），保持及清零。
2．移位寄存器应用很广，可构成移位寄存器型计数器：顺序脉冲发生器；串行累加器；可用数据转换，即把串行数据转换为并行数据，或把并行数据转换为串行数据等。
本实验研究移位寄存器用作环形计数器和数据的串、并行转换。
（1）环行计数器把移位寄存器的输出反馈到它的串行输入端，就可以进行循环移位。
（2）实现数据、并行转换器a）串行∕并行转换器串行∕并行转换器是指串行输入的数码，经转换电路之后变换成并行输出。
b）并行∕串行转换器并行∕串行转换器是指并行输入的数码经转换电路之后，换成串行输出。
五. 实验内容与步骤（共1分）1.测试74LS194的逻辑功能（0.5分）(1)在实验箱上选取一个16P插座，按定位标记插好74LS194集成块。
移位寄存器 实验报告
实验室：实验台号：日期：
专业班级：姓名：学号：
一、实验目的
1.了解二进制加法计数器的工作过程。
2.掌握任意进制计数器的设计方法。
二、实验内容
（一）用D触发器设计左移移位寄存器
（二）利用74LS161和74LS00设计实现任意进制的计数器
设计要求：
以实验台号的个位数作为所设计的任意进制计数器（0、1、2任选）。
8进制
利用复位法实现8进制计数器，8=1000B，将A端同与非门相连，当A端=1时，使复位端获得信号，复位，从而实现8进制。
五、思考题
1. 74LS161是同步还是异步，加法还是减法计数器?
答：在上图电路中74LS161是异步加法计数器。
2.设计十进制计数器时将如何去掉后6个计数状态的?
答：通过置位端实现时，将Q0、Q3接到与非门上，输出连接到置位控制端。当Q3=1，Q2=0，Q1=0，Q0=1，即十进制为9时，与非门输入端Q0、Q3同时为高电平，位控制端为低电位，等到下一个CP上升沿到来时，完成置数，全部置为0。
三、实验原理图
1.由4个D触发器改成的4位异步二进制加法计数器
（输入二进制：11110000）
2.测试74LS161的功能
输入端
输出
Qn
时钟
清零
置数
P
T
X
0
X
X
X
清零
1
0
X
X
置数
1
1
1
1
计数
X
1
1
0
X
不计数
X
1
1
X
0
不计数
双向移位寄存器VHDL设计
双向移位寄存器1．引言移位寄存器就是指具有移位功能的触发器组，它是在普通寄存器的基础上添加了移位功能的一种特殊的寄存器。
通常，移位功能就是指在寄存器里面存储的二进制数据能够在时钟信号的控制下依次左移或者右移。
移位寄存器是一种非常有用的时序逻辑电路，它常用于数据的串/并转换、并/串转换、数值运算、数据处理以及乘法移位操作等。
移位寄存器按照移位方向来进行分类，可以分类左移移位寄存器、右移移位寄存器和双向移位寄存器等。
本文将介绍双向移位寄存器。
2．VHDL 程序双向移位寄存器的VHDL程序如下：LIBRARY ieee; --打开需要用到的库USE ieee.std_logic_1164.all;USE ieee.std_logic_arith.all;USE ieee.std_logic_unsigned.all;ENTITY rom_shift IS --实体说明PORT(clk : IN STD_LOGIC;d : IN STD_LOGIC;dir : IN STD_LOGIC;q : OUT STD_LOGIC_VECTOR(3 DOWNTO 0));END rom_shift;ARCHITECTURE behave OF rom_shift IS --结构体定义SIGNAL qn : STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINPROCESS (clk)BEGINIF (clk'EVENT AND clk='1') THENIF dir='0' THENqn(0)<=d; --将输入数据d赋给最低位FOR i IN 1 TO 3 LOOP --数据由低位向高位移qn(i)<=qn(i-1);END LOOP;ELSEqn(3)<=d; --若dir=‘1’将输入数据d赋给最高位FOR i IN 2 DOWNTO 0 LOOP --数据由高位向低位移qn(i)<=qn(i+1);END LOOP;END IF;END IF;END PROCESS;q<=qn;END behave;3．仿真结果如下：实现功能：由程序可以看出，输入信号有clk,dir,d,其中clk为时钟信号，dir为移位方向控制信号。
双向移位寄存器实验指导书
4) 回到波形编辑窗口，对所有输入端口设置输入波形，具体可以通过左边的工 具栏，或通过对信号单击鼠标右键的弹出式菜单中完成操作，最后保存次波形文 件。
4. 进行功能仿真 1) 单击 Assignments\Settings…，在弹出对话框中做以下设置：
-5-
制作人：程鸿亮
长安大学 电子与控制工程学院 电子科学与技术系
SPEAKER CLOCK0 CLOCK2 CLOCK5 CLOCK9
引脚号 C13 C7 H3 U3 P3 F4 C10 C16 G20 R20 AB16 AB17 AB18 AB19 AB20 AB7 AB8 AB11 A10 A9 A8 A7 A6 A5 A4 A3 AB9 AB10 B5 Y10
⒈⒉⒊⒋⒌⒍⒎⒏ ⒐⒑⒒⒓⒔⒕⒖⒗
四、实验步骤： 1. 打开 QuartusII 软件，建立一个新的工程： 1) 单击菜单 File\New Project Wizard…
2) 输入工程的路径、工程名以及顶层实体名。 3) 单击 Next>按钮，出现以下窗口
由于我们建立的是一个空的项目，所以没有包含已有文件，单击 Next>继续。 4) 设置我们的器件信息：
如图所示，Simulation mode 设置为 Functional，即功能仿真。指定仿真波形文件 后单击 OK 完成设置。 2) 单击 Processing\Generate Functional Simulation Netlist 以获得功能仿真网络表。 3) 单击 Processing\Start Simulation 进入仿真页面：
E8
I/O29
E7
I/O30
D11
I/O31
D9
I/O32
D8
双向移位寄存器
学生实验报告实验课名称：VHDL硬件描述语言实验项目名称：双向移位寄存器专业名称：电子科学与技术班级：学号：学生姓名：教师姓名：2010年__11__月__13__日实验日期2010年11月13_日实验室名称______________成绩_____一、实验名称：双向移位寄存器二、实验目的与要求：设计一个双向移位寄存器，理解移位寄存器的工作原理。
掌握串入/并出端口控制的描述方法。
在QuartusII上进行功能和时序仿真，之后通过器件及其端口配置下载程序到SOPC开发平台中。
1，用实验平台的按键实现时钟控制（clk），方向控制（dir），清零（clr）以及数据输入（din）。
2，用实验平台上的LED发光阵列的LED1~LED8显示并行数据的输出。
三、实验内容：通过VHDL编程，实现双向移位寄存器，要求有一个方向控制端，一个脉冲输入，一个异步清零端，一个数据输入端以及8位的数据输出端。
1. 打开QuartusII软件，建立一个新的工程。
2. 建立VHDL文件。
3. 建立矢量波形文件。
4. 进行功能仿真。
5. 进行时序仿真。
6. 器件的下载。
四、实验条件：1. WindowsXP操作系统2. QuartusII EDA开发系统3. 杭州康芯SOPC硬件开发平台五、实验原理：通过VHDL编程，实现双向移位寄存器，要求有一个方向控制端，一个脉冲输入，一个异步清零端，一个数据输入端以及8位的数据输出端。
具体的接口如下所示：clk：移位寄存器时钟脉冲输入，上升沿有效。
din：串行数据输入端。
clr：异步清零信号，高电平有效。
dir：方向控制端，要求高电平右移，低电平左移。
dout[7..0]:8位数据并行输入端。
硬件设置原理：根据要求设置个端口，键7为时钟控制端，键8为数据输入端，键1为方向控制端，键5为异步清零。
用LED发光阵列的LED1～LED8显示并行数据的输出，依次相对应为dout[7]……dout[0].根据模式7对应的开发系统I/O管脚映射表以及I/O模式7示意图为每一个端口指定引脚。
刘增辉-vhdl实验报告-实验6 双向移位寄存器
组别_____________________
同组同学_
黄红涛
成绩
实验日期：2011 年 11 月 13 日 一、实验名称：
双向移位寄存器
实验室名称______
二、实验目的与要求：
实验目的： 设计一个双向移位寄存器，理解移位寄存器的工作原理，掌握串入\并出端口控 制的描述方法。
实验要求：
通过 VHDL 编程，实现双向移位寄存器，要求有 1 个方向控制端、1 个时钟脉 冲输入、1 个异步清零端、1 个数据输入端以及 8 位的并行数据输出端，具体接口说 明如下图所示。
结束
六、源代码：
library ieee; use ieee.std_logic_1164.all; entity d_reg is port(clk,clr,dir,din:in std_logic; dout:out std_logic_vector(7 downto 0)); end d_reg; architecture behave of d_reg is begin process(clr,clk) variable a:std_logic_vector(7 downto 0); begin if(clr='1') then for i in 7 downto 0 loop a(i):='0'; end loop; elsif(clk'event and clk='1') then if(dir='0') then a(0):=a(1); a(1):=a(2); a(2):=a(3); a(3):=a(4); a(4):=a(5); a(5):=a(6); a(6):=a(7);
四、实验条件： 1. WindowsXP 操作系统 2. QuartusII EDA 开发系统 3. 杭州康芯 SOPC 硬件开发平台 五、实验原理：
EDA课程设计——移位寄存器的设计与实现
请画出下段程序的真值表，并说明该电路的功能。
河南科技大学课程设计说明书课程名称EDA技术与应用题目移位寄存器的设计与实现学院班级学生姓名指导教师日期EDA技术课程设计任务书班级：姓名：学号：设计题目：移位寄存器的设计与实现一、设计目的进一步巩固理论知识，培养所学理论知识在实际中的应用能力；掌握EDA 设计的一般方法；熟悉一种EDA软件，掌握一般EDA系统的调试方法；利用EDA软件设计一个电子技术综合问题，培养VHDL编程、书写技术报告的能力。
为以后进行工程实际问题的研究打下设计基础。
二、设计任务根据计算机组成原理中移位寄存器的相关知识，利用VHDL语言设计了三种不同的寄存器：双向移位寄存器、串入串出(SISO)移位寄存器、串入并出(SIPO)移位寄存器。
三、设计要求（1）通过对相应文献的收集、分析以及总结，给出相应课题的背景、意义及现状研究分析。
（2）通过课题设计，掌握计算机组成原理的分析方法和设计方法。
（3）学习按要求编写课程设计报告书，能正确阐述设计和实验结果。
（4）学生应抱着严谨认真的态度积极投入到课程设计过程中，认真查阅相应文献以及实现，给出个人分析、设计以及实现。
四、设计时间安排查找相关资料（1天）、设计并绘制系统原理图（2天）、编写VHDL程序（2天）、调试（2天）、编写设计报告（2天）和答辩（1天）。
五、主要参考文献[1]江国强编著.EDA技术与实用(第三版).北京：电子工业出版社，2011.[2]曹昕燕，周凤臣.EDA技术实验与课程设计.北京：清华大学出版社,2006.5[3]阎石主编.数字电子技术基础.北京：高等教育出版社，2003.[4]MarkZwolinski.DigitalSystemDesignwithVHDL.北京：电子工业出版社，2008[5]AlanB.MarcovitzIntroductiontologicDesign.北京：电子工业出版社，2003指导教师签字：年月日移位寄存器的设计与实现摘要系统使用EDA技术设计了具有移位功能的寄存器，采用硬件描述语言VHDL进行设计，然后进行编程，时序仿真等。
移位寄存器 实验报告
实验室：实验台号：日期：
专业班级：姓名：学号：
一、实验目的
1.了解二进方法。
二、实验内容
（一）用D触发器设计左移移位寄存器
（二）利用74LS161和74LS00设计实现任意进制的计数器
设计要求：
以实验台号的个位数作为所设计的任意进制计数器（0、1、2任选）。
8进制
利用复位法实现8进制计数器，8=1000B，将A端同与非门相连，当A端=1时，使复位端获得信号，复位，从而实现8进制。
五、思考题
1. 74LS161是同步还是异步，加法还是减法计数器?
答：在上图电路中74LS161是异步加法计数器。
2.设计十进制计数器时将如何去掉后6个计数状态的?
答：通过置位端实现时，将Q0、Q3接到与非门上，输出连接到置位控制端。当Q3=1，Q2=0，Q1=0，Q0=1，即十进制为9时，与非门输入端Q0、Q3同时为高电平，位控制端为低电位，等到下一个CP上升沿到来时，完成置数，全部置为0。
三、实验原理图
1.由4个D触发器改成的4位异步二进制加法计数器
（输入二进制：11110000）
2.测试74LS161的功能
输入端
输出
Qn
时钟
清零
置数
P
T
X
0
X
X
X
清零
1
0
X
X
置数
1
1
1
1
计数
X
1
1
0
X
不计数
X
1
1
X
0
不计数
3.熟悉用74LS161设计十进制计数器的方法。
1利用置位端实现十进制计数器。
移位寄存器 实验报告
实验室：实验台号：日期：
专业班级：姓名：学号：
一、实验目的
1.了解二进制加法计数器的工作过程。
2.掌握任意进制计数器的设计方法。
二、实验内容
（一）用D触发器设计左移移位寄存器
（二）利用74LS161和74LS00设计实现任意进制的计数器
设计要求：
以实验台号的个位数作为所设计的任意进制计数器（0、1、2任选）。
2利用复位端实现十进制计数器。
四、实验结果及数据处理
1.左移寄存器实验数据记录表
要求：输入二进制：11110000
移位脉冲的次数
移位寄存器状态
Q4
Q3
Q2
Q1
0
0
0
0
0
1
0
0
0
1
2
0
0
1
1
3
0
1
1
1
4
1
1
1
1
5
1
1
1
0
6
1
1
0
0
7
1
0
0
0
.画出你所设计的任意进制计数器的线路图（计数器从零开始计数），并简述设计思路。
8进制
利用复位法实现8进制计数器，8=1000B，将A端同与非门相连，当A端=1时，使复位端获得信号，复位，从而实现8进制。
五、思考题
1. 74LS161是同步还是异步，加法还是减法计数器?
答：在上图电路中74LS161是异步加法计数器。
2.设计十进制计数器时将如何去掉后6个计数状态的?
答：通过置位端实现时，将Q0、Q3接到与非门上，输出连接到置位控制端。当Q3=1，Q2=0，Q1=0，Q0=1，即十进制为9时，与非门输入端Q0、Q3同时为高电平，位控制端为低电位，等到下一个CP上升沿到来时，完成置数，全部置为0。
双向移位寄存器
一、课程设计的目的与要求1．设计目的●熟悉MAXPLUS2/Quartus II软件，掌握软件的VHDL程序输入、程序编译和程序仿真操作；●学习利用VHDL语言设计双向移位寄存器电路程序。
2．设计要求根据设计正文提出的双向移位寄存器功能设置，实现电路设计。
二、设计正文●双向移位寄存器有三种输入方式：4位并行输入、1位左移串行输入、1位右移串行输入；●双向移位寄存器有一种输出方式：4位并行输出。
双向移位寄存器工作过程如下：●当1位数据从左移串行输入端输入时，首先进入内部寄存器最高位，并在并行输出口最高位输出，后由同步时钟的上跳沿触发向左移位。
●当1位数据从右移串行输入端输入时，首先进入内部寄存器最低位，并在并行输出口的最低位输出，后由同步时钟的上跳沿触发向右移位。
双向移位寄存器的输入、输出端口如下：CLR：异步清零输入端；SRSI：串行右移输入端；SLSI：串行左移输入端；A、B、C、D：4位并行输入端；QA、QB、QC、QD：4位并行输出端；S0，S1：两位控制码输入端。
双向移位寄存器的端口功能如下：当CLR＝0时，4位输出端清0；当CLK＝0时，4位输出端保持原来状态不变；当S＝00时，4位输出端保持原来的状态不变；当S＝01时，允许串行右移输入1位数据；当S＝10时，允许串行左移输入1位数据；当S＝11时，允许4位数据从并行端口输入。
VHDL源程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL; ——包含库和程序包entity double_dir_regt is ——定义实体为double_dir_regtport ( s: in std_logic_vector(1 downto 0);clr,clk,srsi,slsi,a,b,c,d:in std_logic;result: out std_logic_vector(3 downto 0));——设置端口参数输入控制信号s,时钟clk,并行输入abcd, end double_dir_regt; 输出result ARCHITECTURE rtl of double_dir_regt issignal result1: std_logic_vector(3 downto 0);——设置信号result1使result能作为输入使用beginresult<=result1;process (clk,clr) ——敏感信号为时钟和清零信号beginif (clr='0')thenresult1<="0000";elsif (clk'event and clk='1')thencase s iswhen "00"=> ——控制信号为00时实现保持功能result1(0)<=result1(0);result1(1)<=result1(1);result1(2)<=result1(2);result1(3)<=result1(3);when"01"=> ——控制信号为01时实现右移功能result1(3)<=srsi;result1(2)<=result1(3);result1(1)<=result1(2);result1(0)<=result1(1);when"10"=> ——控制信号为10时实现左移功能result1(0)<=slsi;result1(1)<=result1(0);result1(2)<=result1(1);result1(3)<=result1(2);when"11"=> ——控制信号为11时实现并行输入功能result1(0)<=a;result1(1)<=b;result1(2)<=c;result1(3)<=d;end case;end if; ——程序结束end process;end rtl;三、课程设计总结1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0图表1双向移位寄存器右移仿真波形图由上图1看出当s0s1=01时，寄存器执行右移功能，并可看出srsi=1100110011001100，输出结果result依次由初始状态0000，逐渐右移左端输入端口输入srsi=1100110011001100，此时result依次会出现1000：移入1；1100：移入两个1；0110：移入两个1一个0；再有以后出现的结果0011,1001,1100,0110,0011,1001,1100……..此结果符合真值表要求的右移功能。
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新建项目向导第四页，添加第三方EDA综合，仿真，定时等分析工具，系统默认选项Quartusll的分析工具。
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重 庆 三 峡 学 院
实 验 报 告
课程名称EDA原理及应用
实验名称六位双向移位寄存器的设计
实验类型设计
学时2
系别电信学院
专业电子信息工程
年级班别2016级4班
开出学期2018-2019第1期
学生姓名
学号
实验教师王仕发
成绩
2018年11月16日
一、实验目的
（1）掌握VHDL语言描述输入法
（2）掌握VHDL语言
case x is
when "0100" => y <="0111";
when "0101" => y <="1000";
when "1000" => y <="1110";
when "1011" => y <="0001";
when "1100" => y <=a;
when others => y <=null;
2.新建VHDL文本文件，在Quartusll管理器界面中选择菜单file\new...,或单击新建文件按钮，出现new对话框，在Design File...中选择VHDL File，单击ok按钮，打开文本编辑器，在文本编辑器窗口下，按照VHDL语言规则输入设计文件，并将其保存，程序如下：
library ieee;
移位寄存器输出端：dout
工作模式控制端：M1，M0
左移串行数据输入（低位向高位）：dsr
寄存器复位端：reset
（3）用quartusll软件编译和波形仿真
四、主要仪器设备
装有可编程软件的pc电脑
五、实验步骤
1.在Quartusll管理器窗口中选择菜单file\new project wizard...,出现新建项目向导new project wizard对话框的第一页框中输入项目路径，项目名称和顶层实体文件名zch_1新建项目向导第二页，单击按钮“...”，可浏览文件选项，添加或删除与该项目有关的文件，然后next。
endzch_1;
architecture verl ofzch_1is signal x:std_logic_vector(0 to 3);
begin
x<=s;
process(a,cr,cp,x)
begin
if cp='0' then y<="0000";
elsif cr'event and cr='1' then
end case;
end if;
end process;
end verl;
3.然后选择菜单Tool\Netlist Viewers\RTL Viewer，得到下图：
4.最后仿真得到下图
六、心得体会
经过本次实验，掌握了运用If语句嵌套case语句来进行编写vhdl程序，了解了移位寄存器的原理，熟悉了编程软件的应用以及VHDL语言描述输入法。对程序编写流程以及编译流程更加熟64.all;
entityzch_1is
port(a:in std_logic_vector(0 to 3);cr:in std_logic;s:in std_logic_vector(0 to 3);cp:in std_logic;y:out std_logic_vector(0 to 3));
（3）理解if语句进行描述计数器
二、实验内容
（1）设计一个6位双向移位寄存器
（2）根据VHDL语言描述输入法编译和波形仿真
三、实验要求
（1）熟悉VHDL语言描述输入法
（2）设计一个移位寄存器的VHDL程序，既能从高位向低位位移动，又能从低位向高位移动。端口说明：
预置数据输入端：predata
脉冲输入端：clk