EDA数字电子钟设计

青海民族大学EDA论文论文题目：基于EDA的数字电子钟的实现指导老师：院系：物理与电子信息工程学院姓名：学号：班级：08通信工程（1）班2010年11月25日摘要Abstract第一章：绪论1.1：选题目的1.2：设计思路第二章：数字电子钟小系统 2.1：整体设计方案框架图 2.2：模块程序验证2.3：总程序框图第三章：硬件实现与总结3.1：硬件实现3.2：总结致谢参考文献EDA技术[1]的设计语言为VHDL(硬件描述语言)，实验载体为可编程器件CPLD或者FPGA，进行元件建模和仿真的目标器件为ASIC/SOC芯片。

它是一种自动化设计电子产品的过程。

在电子设计仿真的领域里，EDA技术的出现具有非常重要的现实意义。

EDA 源自于计算机辅助设计、制造、测试以及辅助工程。

利用EDA工具，设计者们可以从概念、算法、协议等方面来设计电子系统。

值得一提的是，在整个电子系统的设计过程中，设计电路、分析性能、布置IC和PCB版图等步骤都可以在电脑上自动完成。

时钟我们的日常生活中必备的生活用品之一。

而数字时钟的出现更是给人们的生产生活带来了极大的便利。

EDA技术为数字类产品提供了一个非常简便实用的开发平台。

随着EDA技术的快速发展，数字时钟的应用的范围越来越广泛，并且它在功能、外观等方面也有了很大的改善和提高。

本文就是基于EDA技术和数字电路的基础知识，利用Quartus2软件、再现一个传统时钟功能和闹铃功能的数字时钟。

整个小系统包括传统数字时钟所拥有的计时模块、校时模块、译码显示模块。

关键词:EDA；数字时钟；模块；闹钟AbstractEDA technology design language for VHDL (hardware description language), experimental carrier for programmable devices, components or FPGA CPLD device modeling and simulation of target for ASIC/SOC chip. It is a kind of automation design electronic product process. In the electronic design simulation field, EDA technique appears has very important practical significance. EDA originated in computer aided design, manufacture, test and the auxiliary projects. Using EDA tools, designers can from concept, algorithm, agreement, etc to design electronic systems. Be worth what carry is, in the whole electronic system design process, the circuit design, analyzing performance, decorate IC and PCB layout steps can be on the computer automatically.Clock is one of the necessaries in our daily life. And digital clock has brought about lots of convenience. EDA technology provides a simpler and more useful platform to make a study of digital products. With the development of EDA technology, digital clock has improved a lot in its designing process, functions, appearance and so on. Nowadays, this paper is based on EDA technique and digital circuit, by using the basic knowledge of Quartus2 software, reproduce a traditional clock function and alarm function of digital clock. The system includes traditional digital clocks have timer modules, alarm clock module, decoding display module.Keywords: EDA; digital clock; modules; alarm第一章：绪论1.1：选题目的时钟是我们日常生活中常见的一种电子产品，它的出现给我们的生活带来了极大的便利，在大学这两年里所学的有关电子的知识尤其是EDA给了我一个平台去再现原始的、传统的数字电子钟，也为深入去了解、思考创新数字电子钟有一个基础。

目前，现代时钟正朝着高精度、多功能、小体积、低功耗等方向发展。

在这种趋势下，数字时钟以其小巧的外形、便宜的价格、走时准确、功能强大等优点迅速成为钟表市场上的主流产品。

由此可见，研究数字时钟的扩展及其应用，有着非常重要的现实意义。

因此，本论文即利用EDA技术（本论文仅涉及VHDL语言编程及硬件实现）以及数字电路技术等基础知识设计了一个传统钟表功能（如计时、闹铃等）数字时钟小系统。

1.2：设计思路要实现一个数字时钟小系统，整个系统由主要模块电路模块和外部输入输出以及显示模块组成。

首先分别实现单个模块的功能，然后再通过级联组合的方式实现对整个系统的设计。

其中，主要模块有四个。

它包括脉冲信号产生模块、时间计数模块（计数模块又分为分计数模块、秒计数模块、时计数模块）、译码显示模块、复位模块。

各个模块先用EDA技术中的VHDL语言编程仿真，再生成各个小模块的模拟元件，再元件例化，根据设计连接电路实现数字电子钟小系统。

第二章：数字电子钟小系统2.1：整体设计方案框架图译码显示计时模块校时模块复位模块时钟脉冲2.2：模块程序验证1、秒计时器（second1）library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity second isport(clk,reset:in std_logic;sec1,sec2:out std_logic_vector(3 downto 0);carry:out std_logic);end second;architecture rt1 of second issignal sec1_t,sec2_t:std_logic_vector(3 downto 0); beginprocess(clk,reset)beginif reset='1'thensec1_t<="0000";sec2_t<="0000";elsif clk'event and clk='1'thenif sec1_t="1001"thensec1_t<="0000";if sec2_t="0101"thensec2_t<="0000";elsesec2_t<=sec2_t+1;end if;elsesec1_t<=sec1_t+1;end if;if sec1_t="1001" and sec2_t="0101"thencarry<='1';elsecarry<='0';end if;end if;end process;sec1<=sec1_t;sec2<=sec2_t;end rt1;程序生成波形和硬器件：同秒计时器一样3、时计时器（hour1）library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity hour isport (clk,reset:in std_logic;hour1,hour2:out std_logic_vector(3 downto 0)); end hour;architecture rt1 of hour issignal hour1_t,hour2_t:std_logic_vector(3 downto 0); beginprocess(clk,reset)beginif reset='1'thenhour1_t<="0000";hour2_t<="0000";elsif clk'event and clk='1'thenif hour1_t="0011" and hour2_t="0010"thenhour1_t<="0000";hour2_t<="0000";elseif hour1_t="1001"thenhour1_t<="0000";if hour2_t="0010"thenhour2_t<="0000";elsehour2_t<=hour2_t+1;end if;elsehour1_t<=hour1_t+1;end if;end if;end if;end process;hour1<=hour1_t;hour2<=hour2_t;end rt1;程序生成波形和硬器件：4、分频器（fp）library IEEE;use IEEE.std_logic_1164.all;use IEEE.std_logic_arith.all;use IEEE.std_logic_unsigned.all;entity fp isport (rst,clk : in STD_LOGIC;what: out STD_LOGIC);end fp;architecture a of fp issignal count100 : integer range 0 to 99;signal tt:std_logic;beginprocess (rst,clk)beginif rst='1' then count100<=0;elsif rising_edge(clk) thencount100<= count100 + 1 ;tt<=tt;if count100=99 then count100<=0;tt<=not tt;end if ;end if;what<=tt;end process;end a;程序生成波形和硬器件：5、mux6_1scanlibrary ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity mux6_1scan isport(clkscan,reset:in std_logic;in1,in2,in3,in4,in5,in6:in std_logic_vector(3 downto 0);data:out std_logic_vector(3 downto 0);sel:out std_logic_vector(2 downto 0));end mux6_1scan;architecture rt1 of mux6_1scan issignal count:std_logic_vector(2 downto 0);beginprocess(clkscan,reset)beginif reset='1'thencount<="000";elsif clkscan'event and clkscan='1'thenif count="101"thencount<="000";elsecount<=count+1;end if;end if;end process;process(count)begincase count iswhen "000"=>data<=in1;when "001"=>data<=in2;when "010"=>data<=in3;when "011"=>data<=in4;when "100"=>data<=in5;when others=>data<=in6;end case;end process;sel<=count;end rt1;程序生成波形和硬器件：6.译码显示模块的VHDL程序（segment7.vhd）library ieee;use ieee.std_logic_1164.all;entity segment7 isport(data:in std_logic_vector(3 downto 0); dout:out std_logic_vector(6 downto 0)); end segment7;architecture behav of segment7 isbeginprocess(data)begincase data iswhen "0000"=>dout<="1111110";when "0001"=>dout<="0110000";when "0010"=>dout<="1101101";when "0011"=>dout<="1111001";when "0100"=>dout<="0110011";when "0101"=>dout<="1011011";when "0110"=>dout<="1011111";when "0111"=>dout<="1110010";when "1000"=>dout<="1111111";when "1001"=>dout<="1111011";when others=>dout<="0000000";end case;end process;end behav;程序生成波形和硬器件：7.校时模块图四、系统设计将上述5个程序作为底层文件，存放在同一个文件夹中，然后按下面的图将这几个文件连接起来，并用元件例化语句编写顶层文件的程序，如下:library ieee;use ieee.std_logic_1164.all;entity zdbs isport(hour1,hour2,min1,min2,sec1,sec2:in std_logic_vector(3 downto 0);q1,q0:in std_logic;q:out std_logic);end zdbs;architecture one of zdbs issignal q3,q4:std_logic;beginprocess(min1,min2,sec1,sec2)beginif hour2="0000"and hour1<"0111"thenq3<='0';q4<='0';elsif min2="0101"and min1="1001"and sec2="0101"thenif sec1="0000"or sec1="0010"or sec1="0100" or sec1="0110"or sec1="1000"thenq3<='1';elseq3<='0';end if;end if;if hour2="0000"and hour1<"0111"thenq3<='0';q4<='0';elsif min2="0000"and min1="0000"and sec2="0000"and sec1="0000"then q4<='1';elseq4<='0';end if;end process;q<=(q3 and q0)or(q4 and q1);end one;程序生成波形和硬器件：2.3：总程序框图第三章：硬件实现与总结3.1：硬件实现3.2：总结在这次设计过程中，我在老师和老师的指导下逐步加深了了解，其间也曾经遇到很多问题，不论是程序设计方面的，还是调试方面的问题。