基于VerilogHDL的万年历

基于Verilog HDL 的万年历

设计与总结报告

题目名称：基于Verilog HDL 的万年历研究设计报告人：__________ __ ____________ __

院系/年级/ 专业：___ _____

指导教师：_ ___________________

制作日期：_ __ _

基于Verilog HDL 的万年历

摘要

基于Verilog HDL的万年历设计，主要完成的任务是使用Verilog

语言，在Quartus2 上完成电路设计，程序开发模拟，基于功能是能够显示/ 修改年月日时分秒。电路设计模块：分频、控制、时间显示调整、时分秒、年月日、显示控制、译码器。各个模块完成不同的任务，合在一起就构成了万年历电路设计。软件模拟直接在Quartus2 上进行。

随着科学技术的发展，时间观念越来越重，但是老式的钟表以及日历等时间显示工具已不合时宜。对此，数字钟表的设计有了用武之地。基于Verilog 的万年历设计，采用软件开发模拟，开发成本低，而且在功能设计上有了很大的灵活度。同时，该设计的精度远远超过钟表，并且不需要维修。综上所述，本设计具有设计方便、功能多样、电路简洁、成本低廉等优点。符合社会发展趋势，前景广阔。

关键词：万年历，Verilog HDL ，Quartus2

Based on the design of the calendar Verilog HDL

circuit Abstract

The calendar based on FPGA design, the main task is to use eVrilog language, in the Quartus2 complete circuit design module is divided into several modules: point frequency, control and time display adjustment, arc, date, display, when control, decoder. Each module complete different tasks, together they form a calendar system circuit design. Software simulation on directly in Quartus2.

With the development of technology and science, the concept of time is more and more heavey, but old-fashioned clock and calendar etc time display tools are not very good.

Key words : Calendar, Verilog HDL ，Quartus2

目录

摘要

⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯..1 Abstract

⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯.2 第一章万年历发展介绍及Verilog HDL 简介 (3)

1.1万年历的发展⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯..3 1.2Verilog HDL 简介

⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯ 4 第二章设计原理

⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯..5 2.1组成模块

⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯..6

2.2系统设计图⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯

..7

第三章各功能模块介绍⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯8 第四章模拟仿真⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯11 4.1年月日仿真⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯12 4.2时分秒仿真⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯13 总结结论⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯14 参考文献⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯15

第一章万年历的发展介绍及Verilog HDL 简介

1.1万年历的发展钟表、日历等的数字化大大方便了我们的日常生活，同时大大扩展了其功能，而这些功能的实现，均以钟表的数字化为基础的。因此，研究数字化钟表以及扩大其应用，有现实意义。

此次设计与制作数字万年历就是为了了解数字钟的原理，从而学会制作。通过它也可以进一步学习掌握各种逻辑电路与时序电路的原理与使用方法。

1.2Verilog HDL 简介

Verilog HDL 是一种硬件描述语言( HDL:Hardware Discription Language)，是一种以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。Verilog HDL 和VHDL 是目前世界上最流行的两种硬件描述语言，都是在20 世纪80 年代中期开发出来的。前者由Gateway Design Automation 公司(该公司于1989 年被Cadence 公司收购)开发。两种HDL 均为IEEE 标准。

2.1组成模块

根据一般EDA 实验设备的输入/输出接口的容限，本设计采用8 只七段数码管分时完成时、分、秒或年、月、日的显示。设计电路的计时器模块用于完成一天中的24 小时计时；年月日模块接受计时器模块送来的“天”脉冲进行计数，得到日、月、年的显示结

果；控制模块产生控制信号k，控制数码显示器显示年、月、日，还有显示时、分、秒，或是自动轮流显示；校时选择模块在k 信号的控制下，选择将j1 、j2 和j3 这 3 个校时按钮产生的信号是送到计时器模块的校秒、校分和校时的输入端，还是送到年月日模块的校天、校月和校年输入端；显示选择模块在k 信号的控制下，选择是将计时器模块的时、分、秒状态信号，还是将年月日模块的年、月、日信号送到数码显示器显示。

2.2系统设计图

系统流程图