大规模集成电路CAD自动布局布线及SOC简介

第6章 自动布局布线及SOC简介
➢ 网表(netlist):
路
➢ 由逻辑综合工具生成的，以标准逻辑单元表示的逻辑
漫 漫 其
网络（EDIF网表）
修 远
➢ 标准逻辑单元库/工艺库：
兮
吾
➢ 由EDA/Foundary厂商合作提供；如：Artisan
将
上 下
Components的TSMC0.25um CMOS标准单元库和输入/
是面向物理版图的划分，不同于逻 辑设计时模块的划分。
布局规划可估算出较为精确的互连 延迟信息、预算芯片的面积，分析 布线的稀疏度。
布局规划从版图上将芯片设计划分 为不同的功能块，布置输入/输出端 口，对功能块、宏模块、芯片时钟 及电源分布进行布局方案设计，根 据设计要求对一些单元或模块之间 的距离进行约束和控制。
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第6章 自动布局布线及SOC简介
时钟树
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时钟树综合就是为了保证时钟的设计要求，对芯片的时钟 网络进行重新设计的过程，包括:
➢ 时钟树的生成
路 漫 漫
➢ 缓冲的插入
其 修
➢ 时钟网络的分层
远
兮 吾
时钟网络形式
将
上 下
➢ 最常用的时钟网络是H-树和平衡树
而
求
时钟源
索
时钟树主干
时钟树主干
时钟源
最常用的两种时钟网络
而 求
输出单元库)
索
➢ 标准逻辑单元库的库单元种类繁多，形式多样，以满
足不同阶段的ASIC设计的需求
➢ 设计约束
➢ 芯片的总体功耗、时序要求和面积
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② 布局规划、预布线、布局
第6章 自动布局布线及SOC简介
路 漫 漫 其 修 远 兮 吾 将 上 下 而 求 索
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布局规划
路 漫 漫 其 修 远 兮 吾 将 上 下 而 求 索
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第6章 自动布局布线及SOC简介
LogiPclascyenmtehnestis Routing
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第6章 自动布局布线及SOC简介
6.1 自动布局布线
自动布局布线定义
自动布局、布线是将门级网表（netlist）转换成版图（layout），
为了实现时钟延时的总体平衡，对时钟信号进行树状插
路 漫
入驱动(buffer)。
漫
其
修
远
兮
吾 将 上 下 而 求 索
一个插入驱动的时钟分配树
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DEC Alpha 21164 CPU时钟树的例子
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第6章 自动布局布线及SOC简介
④ 布线
布线是根据电路连接的关系，在满足工艺规则和电学性
布线，Cell Ensemble适用于标准单元或标准单元与宏单元相混合
的布局布线，Gate Ensemble适合于门阵列的布局布线，Silicon
Ensemble主要用在标准单元的布局布线中。
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自动布局布线流程
路
漫
漫 其
自
修 远
动
兮
吾
布
将 上
局
下
而 求
布
索
线
过
程
数据准备和输入
布局规划 预布线布局
修 远
Closure 。
兮
吾
将
上 下
布局要求将模块在满足一定的目标函数的前提下布置
而 求 索
在芯片上的适当位置，并要求芯片面积最小、连线总
长最短、电性能最优并且容易布线。
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③ 时钟树综合
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在芯片版图设计中，时钟树的设计是非常重要的，数字系 统中一切的电路行为都是在时钟的严格同步下进行的。
在深亚微米设计中，合理的总体布 局规划可以提高综合的连线延迟模 型的准确性，从而更快的达到时序 收敛，减少设计的重复。
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预布线
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预布线的目的就是要在版图设计上为布线留必要的通道
预布线包括宏单元的电源、地、信号的布线，焊盘单元 的布线及芯片核心逻辑部分的电源环、电源网络的布线
时钟树 布线
DRC & LVS
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版图数据输出
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门级网表 工艺库 设计约束
➢ 标准单元库 ➢ 按电路种类划分
➢ 核心逻辑单元库 ➢ I/O单元 ➢ 硬核模块生成器
➢ 按设计阶段划分
➢ 逻辑综合库 ➢ 单元的仿真库 ➢ 物理版图库 ➢ 延时模型库
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① 数据准备和输入
求
Cadence、Synopsys、Mentor等公司的工具。
索
在Cadence中进行布局规划的工具为Preview，进行自动布局布线
的引擎有四种：Block Ensemble、Cell Ensemble、Gate Ensemble和
Silicon Ensemble，其中，Block Ensemble适用于宏单元的自动布局
路 系统中的时钟负载很大，而且遍布整个芯片。这样就造成
漫 漫 其
了 较 大 的 本 地 时 钟 间 的 相 对 延 时 ， 也 叫 时 钟 偏 斜 (Clock
修 远
Skew)，时钟偏斜严重影响电路的同步，会造成时序紊乱。
兮
吾 将 上
延时
延时最大
下
而
求
索
c
d
芯片平面
b
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a
时钟输入
延时为零
能的要求下，在指定的区域内完成所需的全部互连，同
时尽可能地对连线长度和通孔数目进行优化。
路
漫 漫
完成预布线以后，一些特定网络的布线，如时钟、总线
其 修
等一些关键路径需要严格保证其时序要求；在布线中，
远 兮
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一些时钟树的实例
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路 漫 漫 其 修 远 兮 吾 将 上 下 而 求 索
不含时钟树
零歪斜时钟树
可变时间时钟树
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时钟树插入及增加驱动器
时钟信号延时与具体的版图密切相关，所以在逻辑综合 的时候一般忽略时钟的处理，而在布局布线设计中进行 插入时钟树操作。
路
漫 漫
布线通道的不同划分
其
修
远
兮
吾 将 上 下 而 求 索
电源分配一般结构
某32位微处理器电源总线
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布局
第6章 自动布局布线及SOC简介
布局就是进行网表中单元的放置，这一步可以使用综
路
合时产生的时序约束来驱动布局，以使布局后的连线
漫 漫 其
延迟更接近综合的连线延迟模型，更快的达到Timing
路
并对各个电路单元确定其几何形状、大小及位置，同时要确定 单
漫 漫
元之间的连接关系
其
修 远
方法有两种，一种是手工画版图实现，另一种是用自动布局布线
兮
工具实现（Auto Place and Route，APR）
吾 将
VLSI设计的自动布局、布线必须借助EDA工具完成
上
下 而
比较著名的自动布局、布线工具：AVant！/Synopsys的ApolloII、