数字逻辑电路数字钟课程设计报告模板

江苏大学计算机学院软件工程课程设计报告书课程名称数字逻辑电路课程设计总评成绩学生姓名、学号卢江涛**********学生专业班级软件工程软件1002班指导教师姓名赵念强一．设计目的（内容及功能）1、能进行正常的时、分、秒计时，用动态扫描的方式显示，需用6个数码管。

（1）用M6M5进行24进制小时的显示。

（2）用M4M3进行60进制分的显示。

（3）用M2M1进行60进制秒的显示。

2、利用按键实现“校时”、“校分”和“秒清0”功能。

（1）SA：校时键。

按下SA键时，时计数器迅速递增，按24小时循环，并且计满23时回到00。

（2）SB：校分键。

按下SB键时，分计数器迅速递增，按60小时循环，并且计满59时回到00，但不向时进位。

（3）SC：秒清零。

按下SC时，秒计数器清零。

要求按键均不产生数字跳变，因此须对“SA”、“SB”进行消抖处理。

3、能进行整点报时。

（1）在59分50、52、54、56、58秒按500Hz频率报时；（2）在59分60秒用1KHz的频率作最后一声正点报时。

4、更高要求：能进行闹时功能（1）闹时的最小时间间隙为10分钟，闹时长度为1分钟。

闹时频率可以自己设置。

（2）按下闹时按键SD后，将一个闹时时间数存入计数器内。

时钟正常运行时，闹时时间和运行的时间进行比较，当比较结果相同时输出一个启动信号，触发闹时电路工作，输出音频信号。

二、设计要求1、按自顶向下的层次化设计方法设计。

（1）顶层图（2）消抖电路用D触发器构成，SA、SB、SC为包含抖动的输入信号，而电路的输出则是一个边沿整齐的输出信号。

（3）计时（24进制计数器），计分（60进制计数器）、计秒（60进制计数器）模块可由10进制计数器连接构成，也可用VHDL语言完成。

10进制计数器需自己设计（用VHDL语言，与所做实验74160计数器相同），不能调用系统库。

（4）其他如分频电路、提供报时控制信号、闹时电路等模块用VHDL语言实现。

数字显示采用动态扫描的方式，也可以采用VHDL编写。

以下是各类器件的底层图及vhdl描述1.十进制计数器（1）vhdl语言library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity ls160 is port(data:in std_logic_vector(3 downto 0);clk,ld,p,t,clr:in std_logic;count:buffer std_logic_vector(3 downto 0);tc:out std_logic);end ls160;architecture behavior of ls160 isbegintc<='1'when(count="1001"and p='1'and t='1'and ld='1'and clr='1')else'0'; cale:process(clk,clr,p,t,ld)beginif(rising_edge(clk))thenif(clr='1')thenif(ld='1')thenif(p='1')thenif(t='1')thenif(count="1001")thencount<="0000";elsecount<=count+1;end if;elsecount<=count;end if;elsecount<=count;end if;elsecount<=data;end if;elsecount<="0000";end if;end if;end process cale;end behavior;器件图形2．以十进制为底层文件生成六十进制计数器（1）底层图（2）器件图形3.以十进制为底层文件生成二十四进制计数器（1）底层图（3）器件图形4.二路选择器的设计（1）vhdl语言library ieee;use ieee.std_logic_1164.all;entity mux21 isport(in0,in1,sel:in std_logic; dataout:out std_logic); end mux21;architecture rtl_mux21 of mux21 isbeginwith sel selectdataout<=in0 when'0',in1 when'1','Z'when others;end rtl_mux21;（2）器件图形5.整点报时器件的设计（要使得时钟在50,52,54,56,58,60秒的时候响起）（1）vhdl语言library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity alert isport(f1,f0,m1,m0:in std_logic_vector(3 downto 0);siga,sigb:out std_logic);end alert;architecture rtl_alert of alert isbeginsiga<='1'when(f1="0101" and f0="1001" and m1="0101" and (m0="0000" or m0="0010" or m0="0100" or m0="0110" or m0="1000"))else'0';sigb<='1'when(f1="0000" and f0="0000" and m1="0000" and m0="0000")else'0';end rtl_alert;（2）器件图形6.分频器的设计（1）vhdl语言library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity frequencydivider isport(clk:in std_logic; HZ512,HZ256,HZ64,HZ4,HZ1:out std_logic);end frequencydivider;architecture rtl_frequencydivider of frequencydivider issignal q:std_logic_vector(9 downto 0):="0000000000";beginprocess(clk)beginif(clk='1')thenq<=q+1;end if;HZ512<=q(0);HZ256<=q(1);HZ64<=q(3);HZ4<=q(7);HZ1<=q(9);end process;end rtl_frequencydivider;（2）器件图形7.动态显示器件的设计（1）vhdl语言library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity DTSMl isport(clk:in std_logic;s :in std_logic_vector(7 downto 0);f :in std_logic_vector(7 downto 0);m :in std_logic_vector(7 downto 0);selout:out std_logic_vector(5 downto 0);segout:out std_logic_vector(6 downto 0));end DTSMl ;architecture a of DTSMl issignal number:std_logic_vector(3 downto 0); signal sel :std_logic_vector(5 downto 0);signal seg :std_logic_vector(6 downto 0);signal q :std_logic_vector(2 downto 0);begina:process(clk)beginif(clk'event and clk='1')thenq<=q+1;end if;end process a;process(q)begincase q iswhen"000"=>sel<="000001"; when"001"=>sel<="000010"; when"010"=>sel<="000100"; when"011"=>sel<="001000"; when"100"=>sel<="010000"; when"101"=>sel<="100000";when others=>sel<="000000";end case;end process;processbeginif sel ="000001"thennumber<=m(3 downto 0); elsif sel="000010"thennumber<=m(7 downto 4); elsif sel="000100"thennumber<=f(3 downto 0); elsif sel="001000"thennumber<=f(7 downto 4); elsif sel="010000"thennumber<=s(3 downto 0); elsif sel="100000"thennumber<=s(7 downto 4); elsenumber<="1111";end if;end process;process(number)begincase number iswhen"0000"=>seg<="0111111";when"0001"=>seg<="0000110";when"0010"=>seg<="1011011";when"0011"=>seg<="1001111";when"0100"=>seg<="1100110";when"0101"=>seg<="1101101";when"0110"=>seg<="1111101";when"0111"=>seg<="0000111";when"1000"=>seg<="1111111";when"1001"=>seg<="1101111";when others=>seg<="0000000";end case;end process;selout<=sel;segout<=seg;end a;（2）器件图形8.时钟开关显示器的设计（1）vhdl语言library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity switch isport(s:in std_logic_vector(7 downto 0);ss:in std_logic_vector(7 downto 0);f:in std_logic_vector(7 downto 0);ff:in std_logic_vector(7 downto 0);m:in std_logic_vector(7 downto 0);Q:in std_logic;A:out std_logic_vector(7 downto 0); B:out std_logic_vector(7 downto 0);C:out std_logic_vector(7 downto 0));end switch;architecture a of switch isbeginprocess(Q,s,ss,f,ff,m)beginif(Q='1') thenA<=ss;B<=ff;C<="00000000";elseA<=s;B<=f;C<=m;end if;end process;end a;（2）器件图形9.对比器的设计（1）vhdl语言library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity compare is port(s,ss,f,sf:in std_logic_vector(7 downto 0); d:out std_logic;Q:in std_logic);end compare;architecture behavior of compare is beginprocess(Q,s,ss,f,sf)beginif(Q='1')thenif(s=ss and f=sf)thend<='1';else d<='0';end if;end if;end process;end behavior;（2）器件图形10.D触发器（可以直接调用）器件图形以上便是所有的底层文件的生成过程顶层文件生成图三．设计方案以上是简单的层次图四．设计过程具体语言描述首先用vhdl语言设计一个十进制的计数器，生成器件后用此器件作底层文件设计一个二十四进制的计数器和一个六十进制的计数器，二十四进制的计数器主要用来计时，六十进制的计数器主要用来计分和秒，再用vhdl语言描述设计一个整点报时器，使其在50秒，52秒，54秒，56秒，58秒，六十秒的时候进行闹铃，此期间需要用vhdl语言设计一个分频器，然后在用二十四进制和六十进制计数器设计一个输入闹钟的时间装置，用来输入闹铃，现在就产生了两个时间，一个是当前时间，一个是闹铃时间，所以就需要用vhdl语言设计一个开关，当然图形也可以，只不过vhdl设计过程比较简单而已，开关用来控制数码管显示的是闹钟时间还是当前时间，然后再设计一个对比装置，此器件作用是检验闹铃时间和当前时间是否相等，如果相等的话就响铃，由于显示需要六个数码管，而静态数码管只有四个，所以采用动态数码显示，这就需要用一个动态数码显示器件，此器件的作用是将输入转化为七段码和六个数码管，然后进行管脚锁定，编译，下载验证即可！！！五．仿真结果十进制计数器二十四进制计数器六十进制计数器六．设计中遇到的问题及解决方法1最开始编译的时候一下子出现了32个错误，经仔细检查后发现是将输入器件弄错了，用了输出器件。