第五章触发器

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第五章触发器-资料.ppt

6
ห้องสมุดไป่ตู้ Q1
0Q
&
&
RS
Q
01
0
10
1
S0
1R
②R=1、S=0时：由于S=0，不论原来Q为0还是1，都有Q=1；再由R=1、Q=1可得Q＝0。即不论触发器原来处于什么状态都将变成1状态，这种情况称将触发器置1或置位。S端称为触发器的置1端或置位端。
7
Q 10
01 Q
&
&
RS 01 10 11
Q 0 1 不变
特性表（真值表）
R S Qn
00 0 0 01 01 0 01 1 10 0 10 1
11 0 11 1
Qn1
功能
不用不允许
不用
0 Qn1 0
0
置0
1 Qn1 1
1
置1
0 Qn1 Qn
1
保持
的次新态的：稳触定发状器态接。收
输入信号之后所处
11
次态Qn+1的卡诺图
S Qn
CP
S
有效翻转空翻
由于在CP=1期间，G3、G4门都是开着的，都能接收R、S信号，所以，如果在CP=1期间R、S发生多次变化，则触发器的状态也可能
路
组
Q
Q
Q
Q
成
和
&
逻
&
S
R
辑
符
S
R
S
R
号
(a) 逻辑图
(b) 逻辑符号
信号输入端，低电平有效。
5
工作原理
Q
Q
0
1
RS

第5章触发器

触发器的初始状态都是0状态，试确定输出端Q1、Q0的波形，并写出由这些波形所表示的二进制序列。
46
47
集成电路JK触发器
边沿型集成JK触发器的常用型号有74LS73、74LS76等。
48
5.4 不同类型触发器的相互转换
主要内容
一种触发器转换为另一种触发器的方法 T和T＇触发器 D触发器转换为其它触发器 JK触发器转换为其它触发器
5
表5-1 或非门组成的基本RS触发器的真值表
R 0 0 1 1
S 0 1 0 1
Q 不变 1 0 0*
Q
不变 0 1 0*
触发器状态保持置1 置0 不定
6
对于左图，可作同样分析。这种触发器是以低电平作为输入有效信号的，在逻辑符号的输入端用小圆圈表示低电平输入信号有效。
7
表5-2 与非门组成的RS触发器的真值表
14
1 1 1 1 1 1
0 0 1 1 1 1
1 1 0 0 1 1
0 1 0 1 0 1
0 0 1 1 1* 1*
根据上述真值表，故有钟控RS触发器的特性方程为：
Q
n 1
S RQ
n
RS 0
钟控RS触发器虽然没有实际的IC产品，但它是D触发器、JK触发器的基础。
15
5.1.3 RS触发器的应用
30
（2）CP由1变为0，即下降沿到来时，主触发器保持CP=1期间的最后输出状态不变并作为从触发器的输入；同时，从触发器开始工作：由于主触发器的两个输出始终相反，故从触发器的输出状态跟随主触发器的最后输出状态（根据钟控RS触发器的真值表得到）。故有：
Q Q RS 0
41

第五章触发器

图5.5.2 带异步置位、复位端的CMOS边沿触发器
CMOS边沿触发器的特性表
CP

D

Q

n
Q n 1

0 0
0
0 0
1
0
1 1
1 1
1
(4-33)
二、维持阻塞触发器 1、阻塞RS触发器
S
①置1 维持线
1
0
S’
& G5 0 1
③置0 阻塞线
&
G3 L1 L2
1 0 1
& G1
Q 0 1
§5.3 电平触发的触发器
一、电路结构及工作原理
（1）CP=0，状态不变。
（2）CP=1，工作，同SR锁存器一样约束条件为：SR=0。
电平触发RS触发器的特性表
*CP回到低电平后状态不定在使用电平触发RS触发器的过程中，有时还需要CP信号到来之前将触发器预先置成指定的状态，为此在实用的电平触发 RS触发器电路上往往还设置有专门异步置位输入端和异步复位输入端，如下页图：1717
1
1 0
1 0
01 10
0 1 0 1
设触发器的初始状态Q=0。
CP=0：基本RS触发器的状态通过A，A’得以保持。
CP变为高电平以后：门 B，B’ 首先解除封锁，若此时输入为J=1，K=0，则P=0，P’=1 ，…状态无影响。 CP下降沿到达时：门 B，B’ 首先封锁，P，P’ 的电平不会立
第五章触发器
§5.1 概述 §5.2 SR锁存器 §5.3 电平触发的触发器
§5.4 脉冲触发的触发器
§5.5 边沿触发的触发器 §5.6 触发器的逻辑功能及其描述方法

第5章-触发器

JK 00 01 10 11
Qn+1 Qn 0 1 Qn
CP
在CP上升沿时,接受J、K 信息,Q不变化
在CP下降沿时,根据接受到旳J、K信息，Q变化
主从型J－K触发器工作波形图举例
J K Qn+1
CP
0 0 Qn
01 0
J
10 1
1 1 Qn
K
CP
接受JK 信号
Q Q状态转变
0
置1 清0 翻转翻转
2、触发器功能表
CP R S Q n+1 1 0 0 Qn 1 01 1
阐明保持置1
1 1 0 0 清0
&
&
1 1 1 不定防止
R
R、S
控制端
CP
S
CP: 时钟脉冲
(Clock Pulse)
0 Qn 保持
3、逻辑符号
Q
Q
R
S
R CP S
4、特征方程
Qn+1=S+RQn SR=0（约束条件）
• 主从触发器旳特点由两个触发器构成（主触发器和从触发器）触发方式：主从触发方式（上升沿接受，下降沿触发）
5.4.1 主从RS触发器
1、构造：两个同步RS触发器构成，主从两触发器时钟脉冲反相 2、原理：CP：主触发器输入暂存，CP：从触发器封锁，保持原状态；时钟后沿出现后从触发器接受主触发器信号而主触发器被封锁。 3、优点：防止空翻现象 4、缺陷：CP高电平期间受R、S变化旳影响会造成误动作
指R、S从01或10变成11时,输出端状态不变
R-S触发器真值表
Q 1
&
01 RD
Q 1

第5章触发器

Q=1时，CP=1期间，主触置0，CP=0后，从触置0。
山东大学(威海)机电与信息工程学院邹晓玉 25
主从JK触发器特性表 CP J K Q Q* Q 0 1 0 0 1 1 1 0
功能保持保持置0
× × × × 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1
根据特性表可写出Q*关于 J、K、Q的函数表达式，并化简为最简形式，即特性方程
山东大学(威海)机电与信息工程学院邹晓玉 17
为适应单输入信号的需要，电平触发的SR触发器可做成如下的电平触发的D触发器(D锁存器)：
电平触发D触发器的特性表
CP
0
D Q
× ×
Q*
Q
功能
保持
1
1 1 1
0 0
0 1 1 0 1 1
0
0 1 1
置0
置1
CP高电平触发；CP=0时不动作； D=0时，触发器置0； D=1时，触发器置1。
山东大学(威海)机电与信息工程学院邹晓玉 18
例：已知电平触发的SR触发器的输入信号波形，画出的输出波形。设触发器初始状态为0。保持原态使输出全为1 Reset Set
CP R
S Q
Q
山东大学(威海)机电与信息工程学院邹晓玉 19
CP撤去后状态不定
电平触发的触发器的空翻现象电平触发的触发器在一个CP脉冲作用期间，出现两次或两次以上翻转的现象称为空翻。电平触发的SR触发器， CP=1期间，输入信号仍直接控制触发器输出端状态。 CP=1时，S、R状态多次变化，触发器输出状态随着变化，触发器的抗干扰能力较差。
0
1
1
0
1
0

脉冲与数字电路第五章触发器

D=J/Qn +/KQn
5、边沿触发器（ET FF）（续7）
2〉JK触发器转换为D触发器 D触发器和JK触发器的输出与输入的关系可以用下表表示（即激励表）：
根据上表可写出JK与D、Q的关系：J=D、K=/D。
5、边沿触发器（ET FF）（续8） 1、按键去抖动（消颤）； 2、开机置位； 3、异步脉冲同步化；
4、主从触发器（MS FF）（续3）
3>带数据锁存的主从JK触发器：
4、主从触发器（MS FF）（续4）
时序图：
5、边沿触发器（ET FF）
1、主从JK触发器去缺点：在CP=1时，要求JK信号保持不变。存在的一次变化问题，能接收干扰信号并记忆下来，造成误码。解决办法是减小CP=1的时间，可能造成状态翻转不稳定。 2、边沿触发器优点：利用时钟脉冲的有效边沿（上升沿或下降沿）将输入的变化反映在输出端，而在CP=0及CP=1不接收信号，输出不会误动作。 3、常见的边沿触发器有：维持阻塞型、传输迟延实现的边沿触发器、CMOS 的边沿触发器，随着CMOS器件的广泛使用，今后大部分是采用CMOS边沿触发器。
5、边沿触发器（ET FF）（续1）
4、边沿D触发器：
5、边沿触发器（ET FF）（续2）
5、边沿JK触发器:
5、边沿触发器（ET FF）（续3）
6、T触发器（T FF）：
*翻转触发器（1位二进制计数器）
5、边沿触发器（ET FF）（续4）
7、多能触发器：
5、边沿触发器（ET FF）（续5）
8、触发器逻辑功能转换在集成触发器中，使用较广的主要是D触发器和JK 触发器，有时需要将一种类型的触发器转换为其它类型的触发器。不同触发器的相互转换的模型可描述为：

第5章触发器

RD
SD
D
CP
4、特性方程、
Qn+1=D
17
5.3.3 同步JK触发器同步JK JK触发器
2、逻辑符号 1、电路结构
Q Q
Q & RD & CP J
Q & SD &
J 0 0 1 1 J CP K
3、功能表
K 0 1 0 1 Qn+1 Qn 0 1 Qn 说明保持置0 置1 翻转
K
4、特性方程 Qn+1=JQn+KQn Qn
CP J K
Q
Q
5.5 边沿触发器
• 特点：次态仅取决于CP上升沿或者下降沿特点：次态仅取决于上升沿或者下降沿到达前瞬间的输入状态。到达前瞬间的输入状态。 • 优点：可靠性高，抗干扰能力强，无空翻优点：可靠性高，抗干扰能力强，维持阻塞触发器（上升沿触发）维持阻塞触发器（上升沿触发） • 分类负边沿触发器（下降沿触发）负边沿触发器（下降沿触发）
主从JK JK触发器 5.4.2 主从JK触发器
1、结构：将主从RS触发器的、S端分别与、Q端相、结构：将主从触发器的触发器的R、端分别与端分别与Q、端相再分别从G7、引出引出J、输入端输入端。连，再分别从、G8引出、K输入端。 2、特性方程：Qn+1=JQn+KQn（与JK触发器相同）、特性方程：触发器相同）触发器相同
R-S触发器真值表（特性表）触发器真值表（特性表）触发器真值表 RD Q 0 & 1 RD 1 0 Q 1 & 0 SD 0 1 1 0 SD 1 0 1 0 Q 0 1 Q 1(复位复位) 复位 0(置位置位)

第五章触发器ppt课件

Q0 1
& G1
1Q 0 &
G2
0 /R 1
1 /S 1
结论：输入/R和/S为01时,输出为“0”状态。
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10
3、输入R=1, S=0时 ①若原状态：Q=0 , /Q=1
次态输出：Q=1 , /Q=0
Q1 0
& G1
0Q 1 &
G2
1 /R 1
1 /S 0
精品ppt
11
② 若原状态：Q=1 , /Q=0 次态输出：Q=1 , /Q=0
改变。
Q
G1 &
R1
Q
基
本RS&源自G2触发S1 器
G3 &
& G4
R
精品ppt
0
S
27
cp
真值表（CP=1时）
RS 00 01 10 11
Qn+1 功能说明
Qn
不变
1
置1
0
置0
d
不定
控制，使得多个触发器无法统一工作。
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24
§2 钟控RS触发器（同步RS触发器）
触发器只有在同步信号到达时才按输入信号改变状态。该同步信号叫做时钟脉冲（或时钟信号），简称时钟，用cp表示。
受时钟信号控制的触发器称为钟控触发器。
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25
一、电路结构
由G1、G2组成基本RS触发器,由G3、G4组成输入控制电路。R为复位端，S为置位端。
Qn+1 = S + /R ·Qn /R + /S = 1 （约束条件）
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17
3、 RS触发器状态图

数字电子技术基础第五章触发器

S
(a)
(a)防抖动开关电路图
uA Q uB Q
Q
反跳
反跳
Q (b)
(b)开关反跳现象及改善后的波形图
20
5.3 同步触发器
实际工作中，触发器的工作状态不仅要由触发输入信号决定，而且要求按照一定的节拍工作。为此，需要增加一个时钟控制端 CP。
CP 即 Clock Pulse，它是一串周期和脉宽一定的矩形脉冲。
具有时钟脉冲控制的触发器称为时钟触发器，
又称钟控触发器。
同步触发器是其中最简单的一种，而基本 RS 触发器称异步触发器。
21
(一)同步 RS 触发器
1. 电路结构与工作原理 Q 基本 RS 触发器 Q
G1
S1 Q3 G3
G2
Q4 R1 G4
S
10 CP
R
增加了由时钟 CP 控制的门 G3、G4
工作原理 ★ CP = 0 ，G3、G4 被封锁。基本 RS 触发器的输入均为 1，触发器状态保持不变。
的作用下，状态转换的方向。
尾端：表示现态，箭头
指向表示次态。
16
(3) 特征方程（也称为状态方程或次态方程）
RD SD Qn Qn+1
说明
0 0 0 × 触发器状态不定
0 0 1×
0 1 0 0 触发器置 0 0110
1 0 0 1 触发器置 1 1011
1 1 0 0 触发器保持原状态不变 1111
9
2. 工作原理及逻辑功能 Q 1 触发器被置 1 0 Q
G1
G2
11
0 SD
输入 RD SD 00 01 10 11
输出 QQ
01 10

第五章触发器Flip Flop 优质课件

第五章触发器Flip－Flop1、触发器的定义和分类2、常用的触发器3、触发器的分析触发器（Flip-Flop）：能够存储一位二进制数字信号的基本单元电路叫做触发器。

（P179引言部分）特点：具有“记忆”功能。

分析下面的电路：当A＝0时，F=0某一时刻，由于外界的干扰使得A信号突然消失，此时，相当于A输入端悬空由电路结构得：F=1。

干扰发生前后， F的输出值发生的变化，故该电路没有“记忆”功能再看下面的电路：当A＝0时，F＝0。

某一时刻，由于外界的干扰使得A信号突然消失，此时，相当于A输入端悬空，但F端反馈回来的值仍然为0，由电路结构得：F=0。

说明该电路具有“记忆”功能。

其根本原因在于，该电路带有反馈。

触发器的分类：P179①按稳定工作状态分：双稳态、单稳态和无稳态（多谐振荡器）触发器。

本章仅讨论双稳态触发器。

②按结构分：主从结构和维持阻塞型（边沿结构）触发器。

本章仅讨论边沿触发器。

③按逻辑功能分：RS、JK、D、T和T’触发器。

本章重点讨论后四种。

常用触发器1、基本RS触发器①电路组成和逻辑符号基本RS触发器有两种：由与非门构成的和由或非门构成的。

我们以前者为例：输出端在正常情形下应是完全相反的两种逻辑状态，即两个稳态。

当Q=0时，称为“0态”；当Q=1时，称为“1态”。

②逻辑功能分析：A）当R=S=0时）（即1==SR11 QQQQ==⋅1可以保证门1的输出值不变。

QQQ=⋅1可以保证门2的输出值不变。

此时，门1和2的输出值均保持不变，称为：触发器的保持功能。

B）当S=0，R=1时）（即0,1==RS1111==⋅可以保证门1的输出值为0。

Q10==⋅Q可以保证门2的输出值为11此时，触发器的Q端始终输出低电平0，称为：触发器复位或触发器清0。

C）当S=1，R=0时）（即1,0==RS1111==⋅可以保证门1的输出值为1。

10==⋅Q可以保证门2的输出值为01此时，触发器的Q端始终输出高电平1，称为：触发器置位或触发器置1。

第五章触发器

CP 0 1 1 1 1 R × 0 0 1 1 S × 0 1 0 1 1 0 不确定
19
Q 保持保持
Q
0 1
CP＝1时的状态表、状态图和状态方程＝时的状态表时的状态表、
R 0 0 1 1
R=0 S=1 R=× S=0 0 R=1 S=0 1 R=0 S=×
S 0 1 0 1
Q n＋ 1 Qn 1 0 ×
CP J
1
2
3
4
5
K Q主 Q
图 5-17 主从JK触发器的工作波形图
为了使CP下降时输出值和当时的J、K信号一致，要求在CP=1的期间J、 K信号不变化。但实际上由于干扰信号的影响，主从触发器的一次翻转现象仍会使触发器产生错误动作，因此主从JK触发器数据输入端抗干扰能力较弱。为了减少接收干扰的机会，应使CP=1的宽度尽可能窄。
RD 0 0 0 0 1 1 1 1 SD 0 0 1 1 0 0 1 1 Qn 0 1 0 1 0 1 0 1 Qn＋1 × × 0 0 1 1 0 1
RD SD Q 0 0 × 0 1 0 1 0 1 1 1 Qn
等效降维
10
描述方法2：描述方法：次态卡诺图与状态方程
也可根据状态表画出电路输出、也可根据状态表画出电路输出、次态之卡诺图；写出函数表达式，就是状态方程。卡诺图；写出函数表达式，就是状态方程。基本RS触发器的卡诺图和状态方程是触发器的卡诺图和状态方程是：基本触发器的卡诺图和状态方程是： RDSD 00 Q 0 × 1 × 01
07
基本RS触发器：基本触发器：学习小结触发器
3. SD端加入负脉冲可使 n+1 = 1，称为“置端加入负脉冲可使Q ，称为“ 端加入负脉冲，位”或“置 1 ”端；RD端加入负脉冲，使端 Qn+1 = 0，RD 称为“复位”或“ 清 0 ”端。，称为“复位” 4. RDSD=00时，两个输出均为稳定的状态，状态，时两个输出均为稳定的1状态但两个输出不是非的关系了；另外，但两个输出不是非的关系了；另外，如果出现输入从00同时变同时变11，输出则不确定。出现输入从同时变，输出则不确定。为了避免这个情况，要加RD＋SD＝1的输为了避免这个情况，要加的输入约束条件。入约束条件。

数字电子技术第五章触发器

0
1
10 0 0
10 1 0
11 0 0
11 1 1
与非门SR锁存器的约束条件： R’D+S’D =1即 RDSD =0 。
SD ' RD ' Q Q *
0 0 0 1① 0 0 1 1① 10 00 10 10 01 01 01 11 11 00 11 11
不允许
置0 置1 保持
激励信号输入端低电平有效。
反相器
0
门电路不具备记忆功能
用G2门将VO1反相，并接G1的另一个输入端；则VI1信号消失，VO1的低电平和VO2的高
电平也能保持。
SR锁存器
SR锁存器原理图
符号
SR锁存器：是各种触发器的基本组成部分，有两个
能自行保持的稳定状态。
SD、RD为激励输入端，定义输出端的Q=1、Q’=0 为锁存器的1状态，Q=0、Q’=1为锁存器的0状态。
1 0 01 1 1 1 00 1
Q*=1 置1 1 1 01 1
1 0 10 0 Q*=0 置0
1 0 11 0
1 1 1 0 1①
1
1 1 1 1①
不允许
约束条件SR=0。否则当S、R同时由1变为0，或者S=R=1 时CLK回到0，触发器的次态将无法确定。
图形符号：C1表示编号为1的一个CLK控制信号。1S和 1R表示受C1控制的两个输入信号，只有在C1为有效电平
时,1S和1R信号才起作用。输入端处没有小圆圈表示CLK高
电平有效，有小圆圈则低电平有效。
SD’ 异步置1输入端和RD’ 异步置0输入端，可立即将触
发器置1或置0，不受时钟信号的控制。异步置位复位输入端低电平有效，正常工作时应使其无效(处于高电平)。

数字技术电路课件第五章触发器

5.2
一、主从RS触发器 1．电路结构
主从触发器
Q Q
由两级同步RS触
发器串联组成。 G1～G4组成从触发器，G5～G8组成主触发器。 CP 与CP’互补，使两个触发器工
CP Q ┌ Q ┌
从 G1 & 触发器 G 3 & & G2
&
G4
1R C1 1S
Q' G5 & 主触发器 G7 & R &
知输入R、S的波形图，画出两输出端的波形图。解：由表 5.1.1 知，当 R、 S都为高电平时，触发器保持原状态不变；当S 变低电平时，触发器翻转为1状态；当R 变低电平时，触发器翻转为 0 状态；不允许 R 、 S 同时为低电平。
R S
Q Q
2．用或非门组成的基本RS触发器
Q Q
Q Q
Q ┌ Q ┌
Q ┌ Q ┌ C1 1T
Q
n1
T Q TQ
n
n
当 T 触发器的输入控制端为 T=1 时，称为T’触发器。 T’触发器的特性方程为：
1K C1 1J
Q n1 Q n
CP
T
4．主从JK触发器存在的问题——一次变化现象
例5.2.2 已知主从 JK触发器 J、 K的波形如图所示，画出输出 Q的波形图（设初始状态为0）。
Q' G6 1 G9
作在两个不同的
时区内。
&
G8 S
CP
2．工作原理
主从触发器的触发翻转分为两个节拍：（1）当CP＝1时，CP’＝0，从触发器被封锁，保持原状态不变：主触发器工作，接收R和S端的输入信号。（2）当CP由1跃变到0时，即CP=0、CP’＝1。主触发器被封锁，输入信号 R、S不再影响主触发器的状态；从触发器工作，接收主触发器输出端的状态。特点：（1）主从触发器的翻转是在CP由1变0时刻（CP下降沿）发生的。

5 第五章触发器Flip-Flop解读

1
1 1
0
1 1
1
0 1
0 1
1 1
0 X
0 X
Q
n 1
S RQ
考虑到要避免不定状态发生，（即R、S不能同时为1）故加上一个约束条件：SR=0。所以，基本RS触发器的逻辑函数表达式（特征方程）为：
Q S RQ SR 0
n 1
与基本RS触发器完全相同
下面，我们分析一下同步RS触发器的波形。P277
若SR=11，则G3和G4均输出0，触发器不定。
因此，可得出同步RS触发器的功能表：P276
S
S R Qn+1
R 0
0 1
Q 0
1 0
Qn+1 0
1 0 0 1 1 X X 置1 不定清0 保持
0
0 0
0
0 1 1
0
1 0 1
保持
清0 置1 不定
0
1
1
0
1
0
R、S均为高电平有效，分别称为：复位端和置位端进一步得出真值表再由真值表填卡诺图
n 1
两式若要相等，则必有：
D T Q TQ T Q
作图得：
⑥用D触发器实现T’触发器功能。
分析：D触发器是现有触发器，而T’触发器为待求。
先作出T触发器，再令T为1即得T’触发器。解：利用上题结论得：
⑦用T触发器实现JK触发器功能。
分析：T触发器是现有触发器，而JK触发器为待求。
常用触发器
1、基本RS触发器
①电路组成和逻辑符号基本RS触发器有两种：由与非门构成的和由或非门构成的。我们以前者为例：
输出端在正常情形下应是完全相反的两种逻辑状态，即两个稳态。

5-第五章触发器Flip-Flop解析

称为：不定状态。
此情形应尽量避免。
因此我们得到了基本RS触发器的功能表如下：
S
R
Q
0
0 不定
0
1 置1
1
0 清0
1
1 保持
S 和 R 均为低电平有效，故： S 称为：置1输入端或置位输入端 R 称为：清0输入端或复位输入端
如果我们规定触发器原来的状态称为“现态”（用Qn表示，简记为
Q），将触发器由于输入值的影响后的输出状态称为“次态”（用 Qn+1
将输入值代入特征方程得：
Qn1 TQ T Q 0 Q 0 Q Q
Qn1 TQ T Q 1 Q 1 Q Q
真值表 TQ 00 01 10 11
Qn+1
0 保持 1
1 翻转 0
状态图
6、T’触发器将T触发器的T端接高电平即为T’触发器。 T’触发器的特征方程为：
Qn1 TQ T Q 1 Q 1 Q Q
1
1Q Q
B）当S=0，R=1时（即S 1, R 0）
1 1
11 1 0 可以保证门1的输出值为0。
Q
0
可以保证门2的输出值为1
0Q 0 1
此时，触发器的Q端始终输出低电平0，称为：触发器复位或触发器
清0。
C）当S=1，R=0时（即S 0, R 1）
0Q 0 1
0
可以保证门1的输出值为1。
1 翻转反过来使用，即：当触发器状态保持时，T＝0 当触发器状态翻转时，T＝1
1101 1
填卡诺图，化简得：
1110 1
0 01 0 1 01 1
作图得：
Qn1 J Q KQ
⑧用T触发器实现D触发器功能。分析：T触发器是现有触发器，而D触发器为待求。所以应求出用D来表示T的表达式。解：比较两种触发器的特征方程得：

5 第五章触发器Flip-Flop解析

若SR=11，则G3和G4均输出0，触发器不定。
因此，可得出同步RS触发器的功能表：P276
S
S R Qn+1
R 0
0 1
Q 0
1 0
Qn+1 0
1 0 0 1 1 X X 置1 不定清0 保持
0
0 0
0
0 1 1
0
1 0 1
保持
清0 置1 不定
0
1
1
0
1
0
R、S均为高电平有效，分别称为：复位端和置位端进一步得出真值表再由真值表填卡诺图
R 称为：清0输入端或复位输入端
如果我们规定触发器原来的状态称为“现态”（用Qn表示，简记为
Q），将触发器由于输入值的影响后的输出状态称为“次态”（用 Qn+1
n 1 或Qn+1表示），可推导出基本RS触发器的真值表如下：
S
R
Q
0
Q
0
0
X X 1 1 0 0 0 1
不定
0
0 0 1 1 1 1
0
n 1
由真值表还可以推导出触发器的状态变化情况，以图形表示时，称
为状态转换图，简称状态图。
图例
用圆圈表示触发器的状态，用箭头表示状态的变化方向，发生变化的条件则按顺序标明在箭头旁边。
另外，若已知输入信号的波形，则可以作出触发器的波形图。如：
求在输入作用下的输出波形。
首先，将输入波形分段（作辅助线），再根据触发器的功能表作出
再看下面的电路：
当A＝0时，F＝0。某一时刻，由于外界的干扰使得A信号突然消失，此时，相当于A输
入端悬空，但F端反馈回来的值仍然为0，由电路结构得：F=0。

第五章触发器L

及现态 xn (t )
的共同作用下，组合 Qln (t )
电路将产生输出函数
及控制函数 Fr (t )
。而控制函数 Wm (t )
用来建立记忆元件的新的状态输出函数，用
n Q1n1(t ),Q2 1(t ), , Qln1(t ) 表示，称为次态。这样时序电
路可由下面两组表达式描述：
n Fi (t ) f i [ x1 (t ), x2 (t ), , xr (t );Q1n (t ),Q2 (t ), Qln (t )]
i 1,2, , r
n Q n 1 (t ) q j [ x1 (t ), x2 (t ), , xl (t );Q1n (t ),Q2 (t ), Qln (t )] j
j 1,2, , l
5.1
触发器的电路结构与工作原理
触发器按电路结构分为基本RS触发器、同步RS触发器、主从触发器、边沿触发器。 5.1.1 基本RS触发器（又称 R-S 锁存器） 1 电路结构及工作原理:
n
S'
G3 &
R'
& G4
Qn 输出状态不变 0 1
输出状态与S状态相同输出状态与S状态相同
S CP R
S
CP R (a) 逻辑电路
S CP R (b) 逻辑符号
1 1 1
（1）当CP＝0时，R'=S'=1，触发器保持原来状态不变。
（2）当CP＝1时，工作情况与基本RS触发器相同。
R、S高电平有效。
3．用或非门组成的基本RS触发器
1）电路结构是由两个或非门输入输出互相交叉耦合构成。由于这种触发器的触发信号是高电平有效，因此在逻辑符号的输入端处没有小圆圈。用或非门组成的基本RS触发器的逻辑电路和逻辑符号如下图所示。

第五章触发器

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