功率集成电路版图设计参考文档
第14章集成电路版图设计资料
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MOS dummy
• 在MOS两侧增加dummy poly。
• 添加dummy管，可以提 供更好的环境一致性。
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RES dummy
• 类似于MOS dummy方法增加dummy，有时会在四 周都加上。
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CAP dummy
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4
• 第二张mask定义为active mask。 有源区用来定义管子的栅以及允许注入的p型或者n型扩散的源漏区。
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• 第三张mask为poly mask： 包含了多晶硅栅以及需要腐蚀成的形状。
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• 第四张mask定义为n＋mask， 用来定义需要注入n＋的区域。
• 不同的工艺线和工艺流程，电学参数有所不同。
• 描述内容：晶体管模型参数、各层薄层电阻、层与层间的 电容等。
• 几何设计规则是图形编辑的依据，电学设计规则是分析计 算的依据。
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• 完成一个反相器的版图设计
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Interconnect
• 关键走线与左右或上下走线的屏蔽采用相同层或 中间层连接VSS来处理。
• 也可增大两者间的间距来减少耦合。
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Guard Ring的设计
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深阱guard ring
集成电路设计3-版图设计
版图设计的重要性
1
版图设计是集成电路制造过程中的关键环节，它 决定了集成电路的性能、功能和可靠性。
2
通过版图设计，可以将电路设计转化为实际制造 的物理结构，从而实现电路设计的目标。
3
版图设计的精度和质量直接影响到集成电路的性 能和制造良率，因此需要高度的专业知识和技能。
在芯片内部加入自测试模块，实现自动测试和 故障诊断。
可测性增强
通过增加测试访问端口和测试控制逻辑，提高芯片的可测性。
05
集成电路版图设计的挑 战与解决方案
设计复杂度挑战
总结词
随着集成电路规模不断增大，设计复杂 度呈指数级增长，对设计效率提出巨大 挑战。
VS
详细描述
随着半导体工艺的不断进步，集成电路设 计的规模越来越大，晶体管数量成倍增加 ，导致设计复杂度急剧上升。这不仅增加 了设计时间和成本，还对设计精度和可靠 性提出了更高的要求。
03
还需要考虑存储器的功耗和散热问题，以确保在各种应用场景下的稳 定运行。
04
高密度存储器版图设计需要具备高容量、高速、低功耗和高可靠性等 特点，以满足大数据、云计算等领域的需求。
THANKS FOR WATCHING
感谢您的观看
04
还需要考虑散热设计，以确保在高负载情况下CPU的 稳定运行。
案例二：低功耗MCU版图设计
低功耗MCU版图设计需要重点 关注功耗优化，采用低功耗工 艺和电路技术，如CMOS工艺
、低功耗逻辑门等。
还需要考虑低电压供电和电源 管理设计，以确保MCU在各种 应用场景下的稳定运行。
设计过程中需要优化芯片内部 结构和电路布局，降低芯片的
本科生课-集成电路版图设计-实验报告
西安邮电大学集成电路版图设计实验报告学号：XXX姓名：XX班级：微电子XX日期：20XX目录实验一、反相器电路的版图验证1)反相器电路2)反相器电路前仿真3)反相器电路版图说明4)反相器电路版图DRC验证5)反相器电路版图LVS验证6)反相器电路版图提取寄生参数7)反相器电路版图后仿真8)小结实验二、电阻负载共源放大器版图验证9)电阻负载共源放大器电路10)电阻负载共源放大器电路前仿真11)电阻负载共源放大器电路版图说明12)电阻负载共源放大器电路版图DRC验证13)电阻负载共源放大器电路版图LVS验证14)电阻负载共源放大器电路版图提取寄生参数15)电阻负载共源放大器电路版图后仿真16)小结实验一、反相器电路的版图验证1、反相器电路反相器电路由一个PMOS、NPOS管，输入输出端、地、电源端和SUB 端构成，其中VDD接PMOS管源端和衬底，地接NMOS管的漏端，输入端接两MOS管栅极，输出端接两MOS管漏端，SUB端单独引出，搭建好的反相器电路如图1所示。
图1 反相器原理图2、反相器电路前仿真通过工具栏的Design-Create Cellview-From Cellview将反相器电路转化为symbol，和schemetic保存在相同的cell中。
然后重新创建一个cell，插入之前创建好的反相器symbol，插入电感、电容、信号源、地等搭建一个前仿真电路，此处最好在输入输出网络上打上text，以便显示波形时方便观察，如图2所示。
图2 前仿真电路图反相器的输入端设置为方波信号，设置合适的高低电平、脉冲周期、上升时间、下降时间，将频率设置为参数变量F，选择瞬态分析，设置变量值为100KHZ，仿真时间为20u，然后进行仿真，如果仿真结果很密集而不清晰可以右键框选图形放大，如图3所示。
图3 前仿真结果3、反相器电路版图说明打开之前搭建好的反相器电路，通过Tools-Design Synthesis-Laout XL新建一个同cell目录下的Laout文件，在原理图上选中两个MOS管后在Laout中选择Create-Pick From Schematic从原理图中调入两个器件的版图模型。
集成电路版图设计(适合微电子专业)
①了解工艺现状，确定工艺路线
确定选用标准pn结隔离或对通隔离工艺或等平面 隔离工艺。由此确定工艺路线及光刻掩膜版的块数。 由制版和光刻工艺水平确定最小接触孔的尺寸和 光刻套刻精度。光刻工艺的分辨率，即能刻蚀图形的 最小宽度，受到掩膜分辨率、光刻胶分辨率、胶膜厚 度、横向腐蚀等多因素的限制。套刻精度与光刻机的 精度和操作人员的熟练程度关系密切。
功能设计 设 计 逻辑设计 电路设计 功能图 逻辑图 电路图 符号式版图 , 版图
图
版图设计
12
举例：
功能描述 x=a’b+ab’ 的逻辑图
13
CMOS与非门的电路图
14
场SiO2
栅SiO2 栅SiO2
CMOS反相器的掩膜版图
15
版图设计就是按照线路的要求和一定 的工艺参数，设计出元件的图形并进行排 列互连，以设计出一套供IC制造工艺中使 用的光刻掩膜版的图形，称为版图或工艺 复合图。 版图设计是制造IC的基本条件，版图 设计是否合理对成品率、电路性能、可靠 性影响很大，版图设计错了，就一个电路 也做不出来。若设计不合理，则电路性能 和成品率将受到很大影响。版图设计必须 与线路设计、工艺设计、工艺水平适应。 版图设计者必须熟悉工艺条件、器件物理、 电路原理以及测试方法。 16
23
要了解采用的管壳和压焊工艺。封 装形式可分为金属圆筒塑(TO-5型)、扁 平封装型和双列直插型(DIP)等多种，管 芯压点分布必须和管壳外引脚排列相吻 合。当采用热压焊时，压焊点的面积只 需70μm×70μm，超声压焊需 100μm×100μm ~125μm×25μm，金丝 球焊需125μm ×125μm，金丝球焊牢固 程度高，金丝在靠近硅片压点处是垂直 的，可压到芯片纵深处(但必须使用温度 SiO2纯化层)，使用起来很灵活。
集成电路版图设计
02 集成电路版图设计基础
CHAPTER
电路设计基础
01
模拟电路设计
02
运算放大器
03
比较器
04
触发器
电路设计基础
01
数字电路设计
02
组合逻辑电路
时序逻辑电路
03
04
可编程逻辑电 路
版图设计基础
版图编辑软件 ICEDrawer
版图设计基础
01
Laker
02
P甩 Pro
版图设计规则
03
版图设计基础
管的形状和尺寸等。
案例二：低功耗模拟电路版图设计
总结词
通过优化模拟电路的版图设计，实现低功耗的目的， 以满足便携式电子设备和物联网等领域的需求。
详细描述
低功耗模拟电路版图设计需要考虑模拟电路的性能和 功耗等方面，同时还需要考虑噪声和失真等方面的因 素。为了实现低功耗的设计，需要采用优化的版图设 计方法，如使用低阻抗的走线、优化晶体管的形状和 尺寸等。
3
antenna effect simulation
物理验证基础 01
P/R/O/L/C分析
热学参数分析（T）
03
02
电学参数分析（P/R/O）
电磁兼容性分析（EMC）
04
03 集成电路版图设计技术
CHAPTER
逻辑电路版图设计
逻辑电路
逻辑电路是实现逻辑运算和逻辑控制的电路，分为组合逻 辑电路和时序逻辑电路。在版图设计中，需要考虑到电路 的复杂性、功耗、速度等因素。
提高芯片的可测试性。
可制造性版图设计实践
符合制造规范
遵循制造规范和流程，确保版图设计具有良好的可制 造性。
电路版图设计与规则(参考模板)
第三章集成电路版图设计每一个电路都可以做的很完美,对应的版图也可以画的很艺术，需要的是耐心和细心，当然这需要知识，至少我这么认为。
3.1认识设计规则（design rule）什么是设计规则？根据实际工艺水平(包括光刻精度、刻蚀能力、对准容差等)和成品率要求，给出的一组同一工艺层及不同工艺层之间几何尺寸的限制，主要包括线宽、间距、覆盖、露头、凹口、面积等规则，分别给出它们的最小值，以防止掩膜图形的断裂、连接和一些不良物理效应的出现。
芯片上每个器件以及互连线都占有有限的面积。
它们的几何图形形状由电路设计者来确定。
（从图形如何精确地光刻到芯片上出发，可以确定一些对几何图形的最小尺寸限制规则，这些规则被称为设计规则）制定设计规则的目的：使芯片尺寸在尽可能小的前提下，避免线条宽度的偏差和不同层版套准偏差可能带来的问题，尽可能地提高电路制备的成品率。
设计规则中的主要内容：Design Rule通常包括相同层和不同层之间的下列规定：最小线宽 Minimum Width最小间距 Minimum Spacing最小延伸 Minimum Extension最小包围 Minimum Enclosure 最小覆盖 Minimum Overlay集成电路版图设计规则通常由集成电路生产线给出，版图设计者必须严格遵守！！！3.2模拟集成电路版图设计中遵从的法则3.2.1电容的匹配对于IC layout工程师来说正确地构造电容能够达到其它任何集成元件所不能达到的匹配程度。
下面是一些IC版图设计中电容匹配的重要规则。
1）遵循三个匹配原则：它们应该具有相同方向、相同的电容类型以及尽可能的靠近。
这些规则能够有效的减少工艺误差以确保模拟器件的功能。
2）使用单位电容来构造需要匹配的电容，所有需要匹配的电容都应该使用这些单位电容来组成，并且这些电容应该被并联，而不是串联。
3）使用正方块电容，并且四个角最好能够切成45度角。
周长变化是导致不匹配的最主要的随机因素，周长和面积的比值越小，就越容易达到高精度的匹配。
集成电路图布图(范本)
集成电路图布图甲方(委托方)：乙方(受托方)：甲方法定代表人身份证号码/营业执照号甲方地址乙方法定代表人身份证号码/营业执照号乙方地址【律师提示】：方便双方送达相关文书的义务，避免因无法送达带来的法律风险。
甲乙双方本着自愿、公平、诚信和互惠互利的原则，就甲方委托乙方研究创造XX集成电路布图事宜达成如下协议，共同遵守：一、委托事项委托研究创造集成电路布图的要求如下：（1）标的物：（2）功能规格确认：（3）样品试制进度：（4）样品之确认：乙方愿意承接甲方上述委托事项，并保证按时、按质地完成开发任务。
二、开发费用及付款方式1、本项目的总开发费用为人民币元（人民币大写元整）。
2、甲方向乙方支付总开发费用实行分期付款方式：（1）在本合同签订后的10日内，甲方支付乙方合同总价的40%，即人民币（大写元整）。
（2）在集成电路布图验收合格后的5日内，甲方支付乙方合同总价的60%，即人民币（大写元整）。
乙方开户银行名称、地址和帐号为：开户银行：地址：帐号：三、交付1、交付形式：2、交付时间：3、交付地点：四、验收由甲乙双方派出技术人员对软件进行验收。
如验收不合格，则乙方需在天之内重新向甲方提交合格的软件，否则甲方有权追究乙方的违约责任。
五、双方权利义务1、甲方应向乙方提供的必要的资料及协作；2、乙方应在本合同生效后日内向甲方提交研究创造计划；3、未经甲方书面同意，乙方不得将本合同部分或全部研究创造工作转让第三人承担。
六、知识产权甲方拥有委托乙方创造的集成电路布图的知识产权。
【律师提示】：往往出现纠纷在于集成电路布图的所有权，因此一定要在合同明确约定。
七、保证1、乙方应当保证其交付给甲方的研究创造成果不侵犯任何第三人的合法权益。
如发生第三人指控甲方侵权，乙方应当赔偿甲方的一切损失并承担违约金。
2、乙方不得在向甲方交付研究创造成果之前，自行将研究创造成果转让给第三人。
如发生该情形，乙方应当赔偿甲方的一切损失并承担违约金。
集成电路版图设计
《集成电路版图设计》课内实验学院：信息学院专业班级：学号：学生姓名：指导教师：模拟集成电路版图设计集成电路版图是电路系统与集成电路工艺之间的中间环节，是一个不可少的重要环节。
通过集成电路的版图设计，可以将立体的电路系统变为一个二维的平面图形，再经过工艺加工还原于基于硅材料的立体结构。
因此，版图设计是一个上承的电路系统，下接集成电路芯片制造的中间桥梁，其重要性可见一斑。
但是，集成电路版图设计是一个令设计者感到困惑的一个环节，我们常常感到版图设计似乎没有什么规矩，设计的经验性往往掩盖了设计的科学性，即使是许多多年版设计经验的人有时候也说不清楚为何要这样或者那样设计。
在此，集成电路版图设计是一门技术，它需要设计者具有电路系统原理与工艺制造方面的基础知识。
但它更需要设计者的创造性，空间想象力和耐性，需要设计者长期工作的经验和知识的积累，需要设计者对日异月新的集成电路发展密切关注和探索。
一个优秀的版图设计者对于开发超性能的集成电路是极其关键的。
在版图的设计和学习中，我们一直会面临匹配技术降低寄生参数技术熟悉电路作用（功能，频率）电流密度的计算（大电流和小电流的电流路径以及电流流向）等这些基本，它们也是最重要的问题。
版图的设计，从半导体制造工艺，到最后的后模拟过程都是非常关键的，里面所涉及的规则有1500——2000条，一些基本问题的解决方法和设计的调理化都将在下面提及。
模拟集成电路版图设计流程：阅读研究报告理解电路原理图了解电路的作用熟悉电流路径晶大小知道匹配器件明白电路中寄生，匹配，噪声的产生及解决方案对版图模块进行平面布局对整个版图进行平面布局熟练运用cadence软件进行版图绘制Esd的保护设计进行drc与lvs检查整理整个过程中的信息时刻做记录注意在设计过程中的交流集成电路制造工艺双极工艺：Cmos（p阱）工艺：版图设计经验总结：1 查看捕捉点设置是否正确.08工艺为0.1,06工艺为0.05,05工艺为0.025.2 Cell名称不能以数字开头.否则无法做DRACULA检查.3 布局前考虑好出PIN的方向和位置4 布局前分析电路，完成同一功能的MOS管画在一起5 对两层金属走向预先订好。
集成电路版图设计报告
北京工业大学集成电路板图设计报告姓名：张靖维学号:1２02３2２4 201５年6月1日目录目录 ................................................................................................................... 错误!未定义书签。
１绪论ﻩ错误!未定义书签。
1.１介绍ﻩ错误!未定义书签。
1.1.1 集成电路的发展现状ﻩ错误!未定义书签。
1.1.2集成电路设计流程及数字集成电路设计流程ﻩ错误!未定义书签。
1.1.3ＣAＤ发展现状ﻩ错误!未定义书签。
２电路设计ﻩ错误!未定义书签。
2.1 运算放大器电路ﻩ错误!未定义书签。
2.1．１工作原理 (4)2．1．2电路设计.......................................................................... 错误!未定义书签。
2.2 D触发器电路 ..................................................................................... 错误!未定义书签。
２．2．１反相器ﻩ错误!未定义书签。
2.2.2 传输门...................................................................................... 错误!未定义书签。
2.2．3 与非门ﻩ错误!未定义书签。
2.2.４D触发器 (14)3 版图设计 ....................................................................................................... 错误!未定义书签。
3.1运算放大器ﻩ错误!未定义书签。
集成电路版图设计-59页PPT资料
3.5 dracula验证流程
• 使用Dracula 和Diva 的第一步是编写与自己的工艺一致 的命令文件，包括DRC、 ERC、 LVS、 LPE 文件。
3.6 dracula验证流程
3.7 dracula验证流程
3.8 参考及帮助
• 与版图验证有关的在线文档主要有以下 几个。InQuery 是用来显示验证结果的：
版图设计师的工作是将所设计的电路转换为图形描述格 式，即设计工艺过程需要的各种各样的掩膜版，定义这 些掩膜版几何图形的过程即Layout；
层次化、模块化的布局方式可提高布局的效率；
1.1 人工版图设计必要性
• 需要人工设计版图的场合 1、数字电路版图单元库的建立 2、绝大部分的数模混合电路 3、其它自动布线不能满足要求的设计
1.14电源线
1.15 掩蔽技术
• 掩蔽技术可以防护来自于或者去向衬底的电容耦 合。可以减小两条金属线之间的cross-talk
第二部分 Cadence版图设计工具 Virtuoso Layout Editor 介绍
2.1 版图规划与步骤
• 版图设计通常包括：模块化分；模块布局 (Pin的位置 和方向)；器件的布局和连接；块之间连结；I/O的位置 和连接
• 显示对于版图设计也很重要因此一定要有自己 的显示文件display.drf
2.4启动
• 启动版图大师的指令有： • Icfb：Full IC design environment • LayoutPlus: layout editor+diva • Layout: layout editor • 通过上述方法启动版图大师后，就会出
2.24 Layout (Design) Rules (VI)
集成电路工艺和版图设计参考
0.5 m 、 0.35 m －设计规范（最小特征尺寸）
布线层数：金属（掺杂多晶硅）连线旳层数。
集成度：每个芯片上集成旳晶体管数
12/9/2023
2
文档仅供参考，如有不当之处，请联系改正。
IC工艺常用术语
净化级别：Class 1, Class 10, Class 10,000 每立方米空气中含灰尘旳个数 去离子水 氧化 扩散 注入 光刻 …………….
互补对称金属氧化物半导体－特点：低功耗
VDD
C
PMOS
Vi
Vo
I/O
NMOS
VDD I/O
VSS
VSS CMOS倒相器
12/9/2023
C
CMOS传播门
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文档仅供参考，如有不当之处，请联系改正。
VDD
S
D
P+
P+
N-Si
VG
Vo
D n+
S
VSS
n+
P-阱
CMOS倒相器截面图
12/9/2023
CMOS倒相器版图
双极IC 半导体IC MOSIC
NMOS IC PMOS IC CMOS IC
BiCMOS
12/9/2023
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MOS IC及工艺
MOSFET — Metal Oxide Semiconductor Field Effect Transistor
.
— 金属氧化物半导体场效应晶体管
Hinkle.
12/9/2023
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Here we are looking at the Incoming material disposition racks
功率集成电路版图设计
2020/6/26
4/62
温度梯度版图布局
❖ 将所有功耗较大的功率元件放在芯片的一边，而将对热敏感 的器件和电路（例如差分对、带隙基准源和高精度电阻等） 放在芯片的另一边；
❖ 唯一不同的是过温检测器件紧挨着功耗较大的功率元件，以 便更好的检测芯片的结温并采取措施；
❖ 在匹配过程中，应当将匹配的晶体管放在离开热源距离相等 的地方，或者放在平衡热梯度的方向上；
功率集成电路中低压电路防闩锁结构研究
(1) X1可变，X2不变
2020/6/26
变化X1对闩锁触发电压的影响
17/62
功率集成电路中低压电路防闩锁结构研究
原因分析： • 阱内的少子是在一个三维空间运动，其形成闩锁触发的路径主要有两个方向，
纵向和横向； • 少子从纵向流出阱外的路径比横向的路径短，而且纵向的截面积比横向截酉积
2020/6/26
20/62
保护环对低压电路闩锁触发的影响
2020/6/26
带多子保护环的低压CMOS结构
21/62
❖ 只在阱内加N+环并接电源。当电极1上的脉冲电压达到200V时，电源
上基本没有电流。阱内的多子环减小了阱内寄生管的基区电阻，从而
提高了触发电压，由于阱的空间比整个衬底小，所以在阱内加多子环
2020/6/26
7/62
噪声
噪声的来源： ❖ 金属线干扰 ❖ 衬底噪声 ❖ 器件本身噪声
2020/6/26
8/62
金属线干扰抑制
❖ 在设计数字和模拟电路的接口时，应避免从高压线或传 输线注入噪声。对于PIC而言，很多高压线流过的电压 高达上千伏以上，需格外关注；
❖ 在设计信号线的走线时，在信号线两边铺设同层金属的 接地屏蔽线，以做到屏蔽噪声干扰的效果。
功率集成电路版图设计参考文档
2020/4/7
6/62
PIC版图例子
2020/4/7
7/62
发热器件设计
? 发热器件的设计还要考虑热对称性和热均匀性，尽量避 免在 芯片的某一点很小范围内，出现温度远远超过电路的极限工 作温度（ 175--200 ℃）的热斑。
? 实践表明，“热斑”是半导体功率器件可靠性的宿敌，因此 必须防止“热斑”的产生，而功率器件每个基本单元所承受 电流的不均匀是“热斑”产生的主要原因。
变化 X2对闩锁触发电压的影响
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功率集成电路中低压电路防闩锁结构研究
? X2与触发电压基本呈线性增加趋势，拉大横向寄生三极管基 区宽度，即减小了寄生管的电流增益，从而需要更大的触发电 压。
? 在无保护环情况下，低压CMOS结构抗闩锁方法：阱内P+注入 与阱边界距离满足DRC规则，而衬底中的N+与阱边界距离在 版图允许的范围内尽量大。
2020/4/7
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寄生参数
? 在PIC中，当高压信号线出现交叉时，通常会出现杂散的漏 电流。这种漏电流产生的原因是由于交叉引起信号线和衬底 之间的寄生电容。
? 当高频信号通过芯片时漏电流会变大，特别是高压金属线的 宽度大，寄生电容的数值较一般信号线寄生电容更大。如果 高压金属线存在比较大的电压摆动，这些寄生电容会大大降 低IC的工作频率。
功率集成电路中低压电路防闩锁结构研究
(1) X1可变， X2不变
2020/4/7
变化 X1对闩锁触发电压的影响
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功率集成电路中低压电路防闩锁结构研究
原因分析： ? 阱内的少子是在一个三维空间运动，其形成闩锁触发的路径主要有两个方向，
纵向和横向； ? 少子从纵向流出阱外的路径比横向的路径短，而且纵向的截面积比横向截酉积
集成电路版图资料整理
版图设计艺术目录版图设计艺术 (1)《集成电路掩模设计——基础版图设计》 (3)第8章一般技术 (3)《集成电路版图基础——实用指南》 (6)第2章硅加工工艺 (6)第3章CMOS版图 (12)电路基础理论 (19)《模拟CMOS集成电路设计》 (20)MOS器件物理知识 (20)为了能理解mos管的版图，我在这里贴出一些mos管版图的结构。
版图(Layout)是集成电路从设计走向制造的桥梁，它包含了集成电路尺寸、各层拓扑定义等器件相关的物理信息数据。
设计规则是如何向电路设计及版图设计工程师精确说明工艺线的加工能力，就是设计规则描述的内容。
包括几何设计规则、电学设计规则、布线规则。
设计规则是各集成电路制造厂家根据本身的工艺特点和技术水平而制定的。
因此不同的工艺，就有不同的设计规则。
掩膜上的图形决定着芯片上器件或连接物理层的尺寸。
因此版图上的几何图形尺寸与芯片上物理层的尺寸直接相关。
版图(Layout)是集成电路从设计走向制造的桥梁，它包含了集成电路尺寸、各层拓扑定义等器件相关的物理信息数据。
设计规则是如何向电路设计及版图设计工程师精确说明工艺线的加工能力，就是设计规则描述的内容。
包括几何设计规则、电学设计规则、布线规则。
设计规则是各集成电路制造厂家根据本身的工艺特点和技术水平而制定的。
因此不同的工艺，就有不同的设计规则。
掩膜上的图形决定着芯片上器件或连接物理层的尺寸。
因此版图上的几何图形尺寸与芯片上物理层的尺寸直接相关。
布线规则:电源线和地线应尽可能用金属线走线；多采用梳状结构，避免交叉。
禁止在一条金属走线的长信号线下平行走过另一条用多晶硅或扩散区走线的长信号线。
压焊点离芯片内部图形的距离不应少于20µm。
布线层选择，尽可能降低寄生效应《集成电路掩模设计——基础版图设计》第8章一般技术1．挑出五六个非最小尺寸的设计规则简化规则，不采用最小尺寸，统一标准。
优点：（1）可以由此着手，开始工作；（2）使工作更快，因为不必记住太多的设计规则；（3）使芯片的性能比最低性能好；（？）（4）预藏了空挡。
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2020/4/7
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噪声
噪声的来源： ? 金属线干扰 ? 衬底噪声 ? 器件本身噪声
2020/4/7
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金属线干扰抑制
? 在设计数字和模拟电路的接口时，应避免从高压线或传 输线注入噪声。对于 PIC 而言，很多高压线流过的电压 高达上千伏以上，需格外关注；
? 在设计信号线的走线时，在信号线两边铺设同层金属的 接地屏蔽线，以做到屏蔽噪声干扰的效果。
2020/4/7
21/62
保护环对低压电路闩锁触发的影响
2020/4/7
带多子保护环的低压CMOS 结构
22/62
? 只在阱内加 N+环并接电源 。当电极1上的脉冲电压达到 200V时，电源
上基本没有电流。阱内的多子环减小了阱内寄生管的基区电阻，从而
提高了触发电压，由于阱的空间比整个衬底小，所以在阱内加多子环
以提高触发电压的效果会比衬底明显。
? 只在衬底加 P+环。当电极1上的脉冲电压在 200V时，监测到从电极 2
到电极4有大电流通路。原因是衬底的空间相对于阱大得多，改变衬
底寄生电阻的阻值不明显。
? 阱内加多子环、衬底加多子。
2020/4/7
23/保护。从理论上讲阱内加多子环、衬底加少子环的结构， 其电源电流比只在阱内加多子环电源电流峰值下降了20％左右。 这种双环结构抗闩锁较为理想。但是在功率集成电路实际版图 中，尽量可以考虑用阱多子环，而少用衬底少子环保护结构， 是由于少子环接低压电源，所以不可避免的在环上也会有电流， 整个低压电源电流是一个电流的叠加损耗。
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衬底噪声
数字电路、高压电路引起的开关噪声会通过公共衬底耦合 到敏感的模拟电路，从而影响其性能。衬底耦合噪声已经成为 制约其性能的重要因素。这主要有两种物理过程会引起注入到 衬底的电流： 1. 开关节点会通过结电容或者互连线电容向衬底注入电流，即
电容耦合注入； 2. 当MOS 管的漏端电场大到一定程度后，就会引起撞击电离，
变化 X2对闩锁触发电压的影响
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功率集成电路中低压电路防闩锁结构研究
? X2与触发电压基本呈线性增加趋势，拉大横向寄生三极管基 区宽度，即减小了寄生管的电流增益，从而需要更大的触发电 压。
? 在无保护环情况下，低压CMOS结构抗闩锁方法：阱内P+注入 与阱边界距离满足DRC规则，而衬底中的N+与阱边界距离在 版图允许的范围内尽量大。
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功率集成电路中低压电路防闩锁结构研究
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功率集成电路中低压电路防闩锁结构研究
通过在左侧 GND 上加脉冲电压 产生村底电流，引起闩锁触发。
对于P注入和N注入距离阱的空间X1和X2进行模拟，看这两个距离对 触发电压的影响程度。
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温度梯度
? 在所有接触到的半导体器件和电路中，温漂效应都是或多或 少存在，如温度升高会引起 Vbe的变化，破坏电流镜的平衡； VDMOS 器件具有负温度系数 ，温度升高其电流减小。
? 在实际版图布局过程中，不同器件流过电流密度不同，温度 变化也不同。特别是大电流功率器件在工作状态时的结温是 最不稳定的且易变化，它不仅影响器件自己的特性，而且还 影响周围器件和电路的性能。
功率集成电路中低压电路防闩锁结构研究
(1) X1可变， X2不变
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变化 X1对闩锁触发电压的影响
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功率集成电路中低压电路防闩锁结构研究
原因分析： ? 阱内的少子是在一个三维空间运动，其形成闩锁触发的路径主要有两个方向，
纵向和横向； ? 少子从纵向流出阱外的路径比横向的路径短，而且纵向的截面积比横向截酉积
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温度梯度版图布局
? 将所有功耗较大的功率元件放在芯片的一边，而将对热敏感 的器件和电路（例如差分对、带隙基准源和高精度电阻等） 放在芯片的另一边；
? 唯一不同的是过温检测器件紧挨着功耗较大的功率元件，以 便更好的检测芯片的结温并采取措施；
? 在匹配过程中，应当将匹配的晶体管放在离开热源距离相等 的地方，或者放在平衡热梯度的方向上；
第六章 功率集成电路版图设计
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主要内容
? PIC 版图特点 ? 隔离版图 ? 整体布局
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功率集成电路版图特点
PIC 版图最大的区别在于增加功率器件
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功率集成电路版图特点
PIC 版图设计时应当综合考虑器件： ? 终端结构 ? 大电流 ? 寄生参数 ? 温度梯度 ? 噪声 ? 闩锁效应 ? 隔离等
生成的电子 -空穴对会注入到衬底。
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衬底噪声的机理
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衬底噪声抑制
? 简单方法就是在敏感模拟电路周围增加一些保护环，比 如N注入保护环和 P注入保护环。
? 实践中发现，采用 独立的或组合的 N注入保护环和 P注入 保护环 对隔离效果还是有明显的差别，其中采用独立管 脚的P+隔离环 (p-sub) 是最为有效的隔离衬底耦合噪声的 方法之一。
大，这样大部分少子就会从阱的底部流出阱外，所以增加横向路径，对整个 触发影响不大。 ? 只有增加纵向路径，使纵向少子电流在流出阱外之前就复合，才能够使触发电 压增加。
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闩锁触发时电流、电势曲线图
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功率集成电路中低压电路防闩锁结构研究
(2) X2可变， X1不变
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PIC版图例子
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发热器件设计
? 发热器件的设计还要考虑热对称性和热均匀性，尽量避 免在 芯片的某一点很小范围内，出现温度远远超过电路的极限工 作温度（ 175--200 ℃）的热斑。
? 实践表明，“热斑”是半导体功率器件可靠性的宿敌，因此 必须防止“热斑”的产生，而功率器件每个基本单元所承受 电流的不均匀是“热斑”产生的主要原因。
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噪声抑制例子
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闩锁效应
? 对于高耐压（大于 100V）的功率集成电路，就必须仔细考虑 其中的闩锁效应，并提出合理的抑制闩锁效应措施。
? 一般闩锁问题，可以通过改进工艺来解决，如 采用外延工艺、 SOI 工艺等，但是这也会大大增加生产成本。功率集成电路的 工艺一般较复杂和特殊，所以工艺改进实现难度较大，一般主 要从版图布局布线和保护结构上进行考虑。