7-集成电路版图设计

沟道长 金属布 (μm) 线层数
多晶 硅布 线层 数
电源 电压
(V)
W/L
阀值电压 （V）
NMOS PMOS
31级环 行振荡 器频率
(MHz)
0.35
3
0.6/0.40 0.54 -0.77
2 3.3
196.17
3.6/0.40 0.58 -0.76
MOSIS为TSMC 0.35mCMOS工艺定义的全部工艺层
集成电路设计基础
第七章 集成电路版图设计
华南理工大学 电子与信息学院 广州集成电路设计中心 殷瑞祥 教授
版图设计概述
• 版图(Layout)是集成电路设计者将设计并模拟优化后的电路转 化成的一系列几何图形，包含了集成电路尺寸大小、各层拓扑 定义等有关器件的所有物理信息。
• 集成电路制造厂家根据 版图 来制造掩膜。版图的设计有特定的 规则，这些规则是集成电路制造厂家根据自己的工艺特点而制 定的。不同的工艺，有不同的设计规则。
以台湾半导体制造公司(TSMC)的0.35μm CMOS工艺为例 ，我们给出从工艺文件出发到设计出版图的途径。
TSMC的0.35μm CMOS工艺是MOSIS 1998年以来提供服 务的深亚微米工艺，以下简要介绍利用该工艺的技术文件进行 芯片设计的流程。
金属布线层及其性能参数
TSMC的0.35m沟道尺寸和对应的电源电压、电路布局图 中金属布线层及其性能参数见表。
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第7章 版图设计
7.1 工艺流程定义 7.2 版图几何设计规则 7.3 图元 7.4 电学设计规则 7.5 布线规则 7.6 版图设计 7.7 版图检查 7.8 版图数据提交
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7.2 版图几何设计规则
• 集成电路的制造必然受到工艺技术水平的限制，受到器件 物理参数的制约，为了保证器件正确工作和提高芯片的成 品率，要求设计者在版图设计时遵循一定的设计规则，这 些设计规则直接由流片厂家提供。
电气规则检查ERC Electrical Rule Check
版图与线路图比较程 序Layout Versus Schematic（LVS）
版图寄生参数提取 LPE Layout Parameter Extraction
寄生电阻提取PRE Parasitic Resistance Extraction
最小宽度(minWidth) 单位：lambda=0.2m
12 2 2 3 2*2(固定尺寸) 3 2*2(固定尺寸) 3 3 2*2(固定尺寸) 5
2. 最小间距(minSep)
间距指各几何图形外边界之间的距离
TSMC_0.35m CMOS工艺版图各层图形之间的最小间隔
Metal3 Via2
Electrode Metal2 Via1 Metal1 Contact
0.8u 3.0u 0.2u 1.1u 1.1u 0.35u
0.4u 0.6u 0.35u 0.45u 0.2u 0.45u 0.6u 0.4×0.4u 0.4u 0.15u 0.15u 0.3u 0.15u 0.45u 0.45u 0.5u 0.5u
4. 设计规则举例
图 多晶硅层相关设计规则的图形关系
层名 Contact N_well Active P_plus_select N_plus_select Poly Electrode Metal1 Via1 Metal2 Via2 Metal3 Glass
层号(GDSII) 25 42 43 44 45 46 56 49 50 51 61 62 52
7.1 工艺流程定义
设计规则是以晶圆厂实际制造过程为基准，经过实际验证 过的一整套参数，是进行版图设计必须遵守的规则，版图设计 是否符合设计规则是流片是否成功的一个关键。每一家公司的 Design Rules并不相同，同一公司不同Process其Design Rules 也会不相同，即使是同一公司同一Process，其Design Rules也 会Upgrade。
第7章 版图设计
7.1 工艺流程定义 7.2 版图几何设计规则 7.3 图元 7.4 电学设计规则 7.5 布线规则 7.6 版图设计 7.7 版图检查 7.8 版图数据提交
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选择工艺流程需要考虑的因素
选择某一家公司的某一工艺来实现我们所设计的IC，除了 Design Rules外尚会包含下列资料。
Ohm/sq, 133 Ohm/sq) n M1-M5 (78 mOhm/sq) Thick-
top-metal (18 mOhm/sq)
Passivation PESiN
MMeetatal-l6
HDP oxide
WW
WW
IMD-5
MeMtaelt-a5l_5
WW MMeteatla--l44
IMD-4 WW
1. NMOS和PMOS
• 多晶硅(Poly)形成MOS管的栅极。N+扩散和有源区(Active) 共同形成N型有源区 （ NMOS ） ， P+扩散和有源区共同形 成P型有源区 （ PMOS ） 。有源区分别在栅极两侧构成源区 (S)和漏区(D)。源区和漏区又分别通过接触孔(Contact)与第 一层金属(Metal1)连接构成源极和漏极。
• 仅根据设计规则来设计版图，难以入手。 • 对版图设计者来讲，工艺能够制造的有源和无源元件的版
图应该作为工艺元件库事先从工艺厂家得到。 • 必要时，设计者需要自己建立相应的元件库。
• 以下给出根据MOSIS提供的TSMC 0.35m CMOS工艺文件 设计的几种关键元件，图中几何尺寸的单位都是lambda， 对于0.35μm工艺，λ=0.2m。
Electrode
22
Via2
Metal3
15 15
3
32Leabharlann 3433
2
3
15
15
3
3. 最小交叠(min Overlap)
交迭有两种形式： a)一几何图形内边界到另一图形的内边界长度(overlap) b)一几何图形外边界到另一图形的内边界长度(extension)
Y X
(a)
(b)
TSMC_0.35m CMOS工艺版图各层图形之间最小交叠
WW IMD-3
MMetaelt-a-2l2
IMD-2
WW
MMeetatal -l1 WW
A-Si
PSD
VTP PAPT Nwell
IMD-1
ILD
PSD
PSD
WW
WW
WW
WW
WW
NSD
NSD
NAPT
Pwell
WW
WW
MMeetatal-l3 WW
WW WW
Poly
NSD
Trench oxide
P Substrate
5.b
6.a
金属2（metal2）
6.b
n阱的最小宽度 阱与阱之间的最小间距 ndiff到nwell的最小间距(inside) (outside) pdiff到nwell的最小间距(inside) (outside) p mos 器件必须在nwell内 有源区的最小宽度 有源区之间的最小间距 多晶硅的最小宽度 多晶硅间的最小间距 多晶硅与有源区的最小间距 多晶硅栅在场区上的最小露头 源、漏与栅的最小间距 引线孔的最大最小宽度 引线孔间的最小间距 多晶硅覆盖引线孔的最小间距 metal1覆盖引线孔的最小间距 引线孔到gate间距 diff覆盖引线孔的最小间距 金属1的最小宽度 金属1间的最小间距 金属2的最小宽度 金属2间的最小间距
在利用DRC(设计规则检查)对版图进行几何规则检查时， 对于宽度低于规则中指定的最小宽度的几何图形，计算 机将给出错误提示。
TSMC_0.35m CMOS工艺中各版图层的线条最小宽度
层 (layer) N阱(N_well) 扩散层(P_plus_select/N_plus_select) 多晶硅(Poly) 有源层(Active) 接触孔(Contact) 第一层金属(Metal1) 接触孔(Via1) 第二层金属(Metal2) 第二层多晶硅(Electrode) 接触孔(Via2) 第三层金属(Metal3)
6
2
2
1.5
1.5
1
1
1
1
2
2
1
1 6
新加坡Chartered 0.35mCMOS工艺设计规则
1.a
n阱(well)
1.b
1.c
1.d
1.e
2.a
有源区（active）
2.b
3.a
多晶硅（poly）
3.b
3.c
3.d
3.e
4.a
引线孔（contact）
4.b
4.c
4.d
4.e
4.f
5.a
金属1（metal1）
• 设计者只有得到了厂家提供的规则以后，才能开始设计。 • 版图在设计的过程中要进行定期的检查，避免错误的积累而导
致难以修改。 • 很多集成电路的设计软件都有设计版图的功能，Cadence 的
Virtuoso的版图设计软件帮助设计者在图形方式下绘制版图。
版图设计流程
设计规则检查DRC Design Rule Check
0.18m 制程结构
00..1188 uummpprroocceessssSStrtruucctuturree
n Feature size L=0.18um n VDD 1.8V/2.5V n Deep NWELL to reduce
substrate noise n MIM capacitor(1fF/um^2) n Thick-top-metal for inductor n 6 Metal 1 Poly n Polycide resistor(7.5 Ohm/sq) n High N/P implant resistor(59