时序逻辑电路习题解答
(完整版)时序逻辑电路习题与答案
第12章时序逻辑电路自测题一、填空题1．时序逻辑电路按状态转换情况可分为时序电路和时序电路两大类。
2．按计数进制的不同，可将计数器分为、和N进制计数器等类型。
3．用来累计和寄存输入脉冲个数的电路称为。
4．时序逻辑电路在结构方面的特点是：由具有控制作用的电路和具记忆作用电路组成。
、5．、寄存器的作用是用于、、数码指令等信息。
6．按计数过程中数值的增减来分，可将计数器分为为、和三种。
二、选择题1．如题图12.1所示电路为某寄存器的一位，该寄存器为。
A、单拍接收数码寄存器；B、双拍接收数码寄存器；C、单向移位寄存器；D、双向移位寄存器。
2．下列电路不属于时序逻辑电路的是。
A、数码寄存器；B、编码器；C、触发器；D、可逆计数器。
3．下列逻辑电路不具有记忆功能的是。
A、译码器；B、RS触发器；C、寄存器；D、计数器。
4．时序逻辑电路特点中，下列叙述正确的是。
A、电路任一时刻的输出只与当时输入信号有关；B、电路任一时刻的输出只与电路原来状态有关；C、电路任一时刻的输出与输入信号和电路原来状态均有关；D、电路任一时刻的输出与输入信号和电路原来状态均无关。
5．具有记忆功能的逻辑电路是。
A、加法器；B、显示器；C、译码器；D、计数器。
6．数码寄存器采用的输入输出方式为。
A、并行输入、并行输出；B、串行输入、串行输出；C、并行输入、串行输出；D、并行输出、串行输入。
三、判断下面说法是否正确，用“√"或“×"表示在括号1．寄存器具有存储数码和信号的功能。
( )2．构成计数电路的器件必须有记忆能力。
( )3．移位寄存器只能串行输出。
( )4．移位寄存器就是数码寄存器，它们没有区别。
( )5．同步时序电路的工作速度高于异步时序电路。
( )6．移位寄存器有接收、暂存、清除和数码移位等作用。
（）思考与练习题12.1.1 时序逻辑电路的特点是什么?12.1.2 时序逻辑电路与组合电路有何区别?12.3.1 在图12.1电路作用下，数码寄存器的原始状态Q3Q2Q1Q0=1001，而输入数码D3D2D1D0=0110时，在CP的作用下，Q3Q2Q1Q0状态如何变化?12.3.2 题图12.2所示移位寄存器的初始状态为111，画出连续3个C P脉冲作用下Q2Q1Q0各端的波形和状态表。
(完整版)触发器时序逻辑电路习题答案
第4章 触发器4.3 若在图4.5电路中的CP 、S 、R 输入端，加入如图4.27所示波形的信号，试画出其Q 和Q 端波形，设初态Q =0。
SRCP图4.27 题4.3图解：图4.5电路为同步RS 触发器，分析作图如下：S RQ4.5 设图4.28中各触发器的初始状态皆为Q =0，画出在CP 脉冲连续作用下个各触发器输出端的波形图。
Q 11CPQ 3CPCPQ 2Q 6Q 4Q 5CP图4.28 题4.5图解：Q Q nn 111=+ Q Q n n 212=+ Q Q nn 313=+Q Q n n 414=+ Q Q n n 515=+ Q Q nn 616=+Q 1CP Q 2Q 3Q 4Q 5Q64.6 试写出 图4.29(a)中各触发器的次态函数（即Q 1 n+1 、 Q 2 n+1与现态和输入变量之间的函数式），并画出在图4.29（b ）给定信号的作用下Q 1 、Q 2的波形。
假定各触发器的初始状态均为Q =0。
1A BCP＞1D C1=1A BQ 1Q 2Q 2(a)BA(b)图4.29题4.6图解：由图可见：Q B A AB Q n n 111)(++=+ B A Q n ⊕=+12B A Q 2Q 14.7 图4.30（a ）、（b ）分别示出了触发器和逻辑门构成的脉冲分频电路，CP 脉冲如图4.30（c ）所示，设各触发器的初始状态均为0。
（1）试画出图（a ）中的Q 1、Q 2和F 的波形。
（2）试画出图（b ）中的Q 3、Q 4和Y 的波形。
Y（b ）（c ）CPQ 1Q 2（a ）图4.30 题4.7图解： （a ）Q Q nn 211=+ QQ nn 112=+ Q F 1CP ⊕= R 2 = Q 1 低电平有效CPQ 1Q 2F（b ）Q Q Q n n n 4313=+ Q Q Q n n n 4314=+ Q Q Y nn43=CP 3= CP 上降沿触发 CP 4= CP 下降沿触发CPQ 3Q 4Y4.8 电路如图4.31所示，设各触发器的初始状态均为0。
电子技术——几种常用的时序逻辑电路参考答案
第七章几种常用的时序逻辑电路参考答案一、选择题1.当时的输入信号，电路原来状态，a2.a3.b4.b5.JK6.基本RS，1R S+=（RS=0）7.T8.1，1n nQ Q+=9.J=K=T；J=K=T=1；J=D，K=D10.n nD TQ TQ=+；nD Q=11.并行，串行；并行输出，串行输出12.数码，移位13.清零14.同步计数器，异步计数器。
15.a，清零，置数，保持16.b17.异步，同步。
18.a，M*N19.2，双稳态触发器20.双向移位二、判断题1. B2. C3. C4. D5. B6. A7. C8. C9. A10. B11. C12. D13. D14. B15. D16. D17. A18. C19. C20. D三、判断题1.错2.对3.对4.错5.对6.错7.对8.对9.错10.错11.对12.对13.对14.错15.对四、简答题1.（9-1易）图示是用与非门组成的基本RS触发器试根据其特性表，并写出特性方程和约束条件。
R SnQ1n Q+功能0 0 0 0 01不定不定不允许0 1 0 1 01置010 1 0 011置11 1 1 1 011保持参考答案：特征方程：1n nQ S RQ+=+，约束条件：1R S+=2.（9-1中） 用JK 触发器（特性方程1n n n Q JQ KQ +=+）可以转换成其他逻辑功能触发器，适当连接给出的JK 触发器的输入端分别将其转换成： 1）.T 触发器（1n n n Q TQ TQ +=+） 2）.T ’触发器（1n n Q Q +=） 3）.D 触发器（1n Q D +=）参考答案：3.（9-1中）写出JK 触发器，T 触发器，T ’触发器，D 触发器的特性方程。
参考答案：JK 触发器特性方程：1n n n Q JQ KQ +=+T 触发器特性方程：1n n n Q TQ TQ +=+ T ’触发器特性方程：1n n Q Q += D 触发器特性方程：1n QD +=4.（9-3中）同步计数器的同步是指什么？ 参考答案：所谓同步指组成计数器的所有触发器共用一个时钟脉冲，使应该翻转的触发器在时钟脉冲作用下同时翻转，并且该时钟脉冲即输入的计数脉冲。
时序逻辑电路试题及答案
时序逻辑电路试题及答案一、单选题1.CP有效时，若JK触发器状态由1翻转为0，则此时JK输入端必定有A、J=0B、J=1C、K=0D、K=1【正确答案】：D2.主从RS触发器是在时钟脉冲CP的( )，根据输入信号改变状态。
A、低电平期间B、高电平期间C、上升沿时刻D、下降沿时刻【正确答案】：D3.仅具有置0和置1功能的触发器是A、RS触发器B、JK触发器C、D触发器D、T触发器【正确答案】：C4.关于JK触发器的错误表述是A、对于输入信号没有制约条件B、不允许JK同时为1C、允许JK同时为1D、允许JK同时为0【正确答案】：B5.D触发器当D=Q时，实现的逻辑功能是A、置0B、置1C、保持D、翻转【正确答案】：C6.JK触发器有( )触发信号输入端。
A、一个B、二个C、三个D、四个【正确答案】：B7.下列哪项表示基本RS触发器的符号A、B、C、D、【正确答案】：A8.D触发器在CP脉冲有效的情况下能实现的功能是A、置0和置1B、置1和保持C、置0和保持D、保持和翻转【正确答案】：A9.基本RS触发器是( )。
A、组合逻辑电路B、单稳态触发器C、双稳态触发器D、无稳态触发器10.双D集成触发器CD4013的时钟脉冲CP的引脚是A、14脚B、7脚C、3脚与11脚D、5脚与11脚【正确答案】：C11.与非型同步RS触发器，CP=1期间，( )，触发器维持原态。
A、R=0，S=0B、R=0，S=1C、R=1，S=0D、R=1，S=1【正确答案】：A12.主从JK触发器的初态为0，JK=01时，经过2021个触发脉冲后，其状态变化及输出状态为A、一直为0B、由0变为1，然后一直为1C、在01间翻转，最后为1D、在01间翻转，最后为013.对双JK集成触发器74LS112引脚功能叙述错误的是A、16脚是VccB、8脚是GNDC、1脚是CP1D、16脚是GND【正确答案】：D14.D触发器用作计数型触发器时，输入端D的正确接法是A、D=0B、D=1C、D=D=Q【正确答案】：C15.JK触发器中，当JK取值相同时，则Q等于A、J⊕QB、QC、1D、016.在RS触发器的逻辑符号中表示A、低电平时置1B、高电平时置1C、低电平时置0D、高电平时置0【正确答案】：C17.JK触发器，若J=，K= Q，则可实现的逻辑功能是A、置0B、置1C、保持D、翻转【正确答案】：D18.D触发器有( )触发信号输入端。
第6章_时序逻辑电路
数字电子技术（第5版）第6章时序逻辑电路1.(334)利用（）可以把集成计数器设计成初态不为零的计数器。
答案.反馈置数法2.(318)时序逻辑电路由( ) 和( ) 两部分组成。
答案.组合电路存储电路3.(337)一个4位的扭环形计数器有（）个状态。
答案. 84.(335)集成计数器的级联方式有（）和（）两种方式。
答案.异步同步5.(333)利用（）和（）可以改变集成计数器的计数长度。
答案.反馈归零法反馈置数法6.(332)一个模为24的计数器，能够记录到的最大计数值是（）。
答案. 237.(331)计数器的模表示计数器的（）计数长度。
答案.最大8.(329)构成时序电路的各触发器的时钟输入端都接在一起，这种时序电路称为（）。
答案.同步时序电路9.(328)时序电路的输出不仅与电路的（）有关，还与电路的（）有关。
答案.现态输入信号10.(327)摩尔型时序电路的输出仅由电路的（）决定，而与电路的( ) 无关。
（注：教材中没有讲述摩尔型电路的概念，故删去此题）答案.现态输入信号11.(326) 时序逻辑电路的功能描述有 ( ) 、 ( ) 、 ( ) 、 ( ) 。
答案. 逻辑方程式 状态表 状态图 时序图12.(330) 异步时序电路中的各触发器的状态转换 （ ）同一时刻进行的。
答案. 不是在13.(336) 一个4位的环形计数器有（ ）个状态。
答案. 414.(325) 时序逻辑电路可分为 （ ） 和 ( ) 两大类。
答案. 同步时序电路 异步时序电路15.(354) 分析如图7307所示电路，说明其功能。
图7307输 入输 出CR LD T CT P CT CP 3D 2D 1D 0D 3Q 2Q 1Q 0QCO0 × × × × × × × × 000 10××↑3d 2d 1d 0d 3d 2d 1d 0d1111↑×××× 计数 110×××××× 保持 11××××××保持答案. 经分析知，采用了74LS160的同步置数功能。
时序逻辑电路习题集答案
第六章时序逻辑电路6.1 基本要求1. 正确理解组合逻辑电路、时序逻辑电路、寄存器、计数器、同步和异步、计数和分频等概念。
2. 掌握时序逻辑电路的分析方法，包括同步时序逻辑电路和异步时序逻辑电路。
3. 熟悉寄存器的工作原理、逻辑功能和使用。
4. 掌握二进制、十进制计数器的构成原理。
能熟练应用集成计数器构成任意进制计数器。
5. 掌握同步时序逻辑电路的设计方法。
6.2自测题一、填空题1．数字电路按照是否有记忆功能通常可分为两类：、。
2．由四位移位寄存器构成的顺序脉冲发生器可产生个顺序脉冲。
3．时序逻辑电路按照其触发器是否有统一的时钟控制分为时序电路和时序电路。
4. 用D触发器来构成12进制计数器，需要个D触发器。
二、选择题1．同步计数器和异步计数器比较，同步计数器的显著优点是。
A.工作速度高B.触发器利用率高C.电路简单D.不受时钟CP控制。
2．把一个五进制计数器与一个四进制计数器串联可得到进制计数器。
A.4B.5C.9D.203. N个触发器可以构成最大计数长度（进制数）为的计数器。
A.NB.2NC.N2D.2N4. N个触发器可以构成能寄存位二进制数码的寄存器。
A.N-1B.NC.N+1D.2N5．五个D触发器构成环形计数器，其计数长度为。
A.5B.10C.25D.326．同步时序电路和异步时序电路比较，其差异在于后者。
A.没有触发器B.没有统一的时钟脉冲控制C.没有稳定状态D.输出只与内部状态有关7．一位8421BCD码计数器至少需要个触发器。
A.3B.4C.5D.108.欲设计0，1，2，3，4，5，6，7这几个数的计数器，如果设计合理，采用同步二进制计数器，最少应使用级触发器。
A.2B.3C.4D.89．8位移位寄存器，串行输入时经个脉冲后，8位数码全部移入寄存器中。
A.1B.2C.4D.810．用二进制异步计数器从0做加法，计到十进制数178，则最少需要个触发器。
A.2B.6C.7D.8E.1011．某电视机水平-垂直扫描发生器需要一个分频器将31500H Z的脉冲转换为60H Z的脉冲，欲构成此分频器至少需要个触发器。
第9章时序逻辑电路习题解答
第九章习题参考答案9-1对应于图9-la 逻辑图，若输入波形如图9-54所示，试分别画出原态为0和原 态为1对应时刻得Q 和◎波形。
3D 八图9-54逆9-1图解得到的波形如题9-1解图所示。
9-2逻辑图如图9-55所示，试分析它们的逻辑功能，分别画出逻辑符号，列出逻辑 真值表，说明它们是什么类型的触发器。
解 对于（a ）：由图可写出该触发器的输出与输入的逻辑关系式为：(9-1)原态为•丿京态为a) b)图9-55题9-2图下面按输入的不同组合，分析该触发器的逻辑功能。
(1) R n =1、S D =0若触发器原状态为0，由式(9-1)可得Q=0、Q =1 ；若触发器原状态为1，由式(9-1) 同样可得Q =0、Q = 1。
即不论触发器原状态如何，只要R D =1、S° =0，触发器将置成0态。
(2) R D=0、S°=l用同样分析可得知，无论触发器原状态是什么 > 新状态总为：Q =1・Q=0，即触发器被置成1态。
(3) R[)=Sj)=0按类似分析可知，触发器将保持原状态不变。
⑷= s° = 1两个“与非”门的输出端Q和Q全为0，这破坏了触发器的逻辑关系，在两个输入信号同时消失后，由于“或非”门延迟时间不可能完全相等，故不能确定触发器处于何种状态。
因此这种情况是不允许出现的。
逻辑真值表如表9-1所示，这是一类用或非门实现的基本RS触发器，逻辑符号如題9-2(a) 的逻辑符号所示。
对于(b)：此图与(a)图相比，只是多加了一个时钟脉冲信号，所以该逻辑电路在CP =1时的功能与(a)相同，真值表与表9-1相同；而在CP=0时相当于(a)中(3)的情况，触发器保持原状态不变。
逻辑符号见趣9-2 (b)逻辑符号。
这是一类同步RS触发器。
Q1000]表9」題9・2 (a)真值表00不变1 1 不定题9・2 (a)的逻辑符号9-3同步RS 触发器的原状态为1，R 、S 和CP 端的输入波形如图9-56所示，试画出 对应的Q 和。
第十三章 时序逻辑电路习题及答案
第十三章时序逻辑电路习题及答案一、填空题1、数字逻辑电路常分为组合逻辑电路和两种类型。
2、时序逻辑电路是指任何时刻电路的稳定输出信号不仅与当时的输入信号有关，而且与有关。
3、时序逻辑电路由两大部分组成。
4、时序逻辑电路按状态转换来分，可分为两大类。
5、时序逻辑电路按输出的依从关系来分，可分为两种类型。
6、同步时序电路有两种分析方法，一种是另一种是。
7、同步时序电路的设计过程，实为同步时序电路分析过程的过程。
8、计数器种类繁多，若按计数脉冲的输入方式不同，可分两大类。
9、按计数器进制不同，可将计数器分为。
10、按计数器增减情况不同，可将计数器分。
11、二进制计数器是逢二进一的，如果把n个触发器按一定的方式链接起来，可枸成。
12、一个十进制加法计数器需要由 J-K触发器组成。
13、三个二进制计数器累计脉冲个数为；四个二进制计数器累计脉冲个数为。
14、寄存器可暂存各种数据和信息，从功能分类，通常将寄存器分为。
15、数码输入寄存器的方式有；从寄存器输出数码的方式有。
16、异步时序逻辑电路可分为和。
17、移位寄存器中，数码逐位输入的方式称为。
18、计数器可以从三个方面进行分类：按__ _ _方式，按_________________方式，按______________方式。
19、三位二进制加法计数器最多能累计__个脉冲。
若要记录12个脉冲需要___个触发器。
20、一个四位二进制异步加法计数器，若输入的频率为6400H Z，在3200个计数脉冲到来后，并行输出的频率分别为______H Z，_____ H Z，____ H Z，_____ H Z。
一个四位二进制加法计数器起始状态为1001，当最低位接收到4个脉冲时，各触发器的输出状态是：Q0为__；Q1为__；Q2为__；Q3为__。
21、时序逻辑电路的特点是：任意时刻的输出不仅取决于______________，而且与电路的______有关。
22、寄存器一般都是借助有________功能的触发器组合起来构成的，一个触发器存储____二进制信号，寄存N位二进制数码，就需要__个触发器。
第5章时序逻辑电路思考题与习题题解
思考题与习题题解5-1填空题（1）组合逻辑电路任何时刻的输出信号，与该时刻的输入信号有关；与电路原来所处的状态无关；时序逻辑电路任何时刻的输出信号，与该时刻的输入信号有关；与信号作用前电路原来所处的状态有关。
（2）构成一异步2n进制加法计数器需要n 个触发器，一般将每个触发器接成计数或T’型触发器。
计数脉冲输入端相连，高位触发器的CP端与邻低位Q端相连。
（3）一个4位移位寄存器，经过 4 个时钟脉冲CP后，4位串行输入数码全部存入寄存器；再经过4个时钟脉冲CP后可串行输出4位数码。
（4）要组成模15计数器，至少需要采用 4 个触发器。
5-2判断题（1）异步时序电路的各级触发器类型不同。
（×）（2）把一个5进制计数器与一个10进制计数器串联可得到15进制计数器。
（×）（3）具有N个独立的状态，计满N个计数脉冲后，状态能进入循环的时序电路，称之模N计数器。
（√）（4）计数器的模是指构成计数器的触发器的个数。
（×）5-3单项选择题（1）下列电路中，不属于组合逻辑电路的是（D）。
A.编码器B.译码器C.数据选择器D.计数器（2）同步时序电路和异步时序电路比较，其差异在于后者( B)。
A.没有触发器B.没有统一的时钟脉冲控制C.没有稳定状态D.输出只与内部状态有关（3）在下列逻辑电路中，不是组合逻辑电路的有( D)。
A.译码器B.编码器C.全加器D.寄存器（4）某移位寄存器的时钟脉冲频率为完成该操作需要（B）时间。
100KHz，欲将存放在该寄存器中的数左移8位，A.10μSB.80μSC.100μSD.800ms（5）用二进制异步计数器从0做加法，计到十进制数178，则最少需要（C ）个触发器。
A.6B.7C.8D.10（6）某数字钟需要一个分频器将32768Hz的脉冲转换为1HZ的脉冲，欲构成此分频器至少需要（B）个触发器。
A.10B.15C.32D.32768（7）一位8421BCD 码计数器至少需要（B）个触发器。
第6章 时序逻辑电路-习题答案
第六章 时序逻辑电路6-1 分析题图6-1所示的同步时序电路，画出状态图。
题图6-1解： 11221211n n n n J K Q T Q Z Q Q ====，，，，11111111212n n n n nn n nQ J Q K Q Q Q Q Q Q +=+=+=+122212n n n n Q T Q Q Q +=⊕=⊕，状态表入答案表6-1所示，状态图如图答案图6-1所示。
答案表6-1答案图6-16-2 分析题图6-2所示的同步时序电路，画出状态图。
题图6-2 解：按照题意，写出各触发器的状态方程入下：11J K A ==，21n J Q =，21K =，1212n n nQ Q Q +=，111n n Q A Q +=⊕状态表入答案表6-2所示，状态图如图答案图6-2所示。
答案表6-2答案图6-2Q 2n Q 1n Q 2n+1 Q 1n+1 Z0 0 0 1 1 0 1 1 0 1 1 1 1 1 0 0 0 0 0 1A Q 2n Q 1n Q 2n+1 Q 1n+1 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 0 0 1 1 0 0 0 1 0 1 1 0 0 1 0 0CLK D 1D 2D 3Q 3Q 2Q 1Q 2Q 3Q 1Q 1Q 2Q 3&6-3分析题图6-3所示的同步时序电路，画出状态图。
题图6-3解：按照题意，写出各触发器的状态方程入下：1112213232131n n n nn J K T J K Q Q T J Q Q K Q ========1，，， 133********n n n n n n n nQ J Q K Q Q Q Q Q Q +=+=+ 1222132n n n n nQ T Q Q Q Q +=⊕=⊕ 1111111n n n n Q T Q Q Q +=⊕=⊕=答案表6-3答案图6-36-4 在题图6-4所示的电路中，已知寄存器的初始状态Q 1Q 2Q 3=111。
时序逻辑电路习题解答
5-1 分析图所示时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图和时序图。
CLKZ图 题 5-1图解：从给定的电路图写出驱动方程为：00121021()n n nn n D Q Q Q D Q D Q ⎧=⎪⎪=⎨⎪=⎪⎩将驱动方程代入D 触发器的特征方程D Qn =+1，得到状态方程为：10012110121()n n n n n n n n Q Q Q Q Q Q Q Q +++⎧=⎪⎪=⎨⎪=⎪⎩由电路图可知，输出方程为2nZ Q =根据状态方程和输出方程，画出的状态转换图如图题解5-1(a ）所示，时序图如图题解5-1(b ）所示。
题解5-1(a ）状态转换图1Q 2/Q ZQ题解5-1(b ）时序图综上分析可知，该电路是一个四进制计数器。
5-2 分析图所示电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图。
A 为输入变量。
YA图 题 5-2图解：首先从电路图写出驱动方程为：()0110101()n n n n nD AQ D A Q Q A Q Q ⎧=⎪⎨==+⎪⎩将上式代入触发器的特征方程后得到状态方程()101110101()n n n n n n nQ AQ Q A Q Q A Q Q ++⎧=⎪⎨==+⎪⎩电路的输出方程为：01n nY AQ Q =根据状态方程和输出方程，画出的状态转换图如图题解5-2所示YA题解5-2 状态转换图综上分析可知该电路的逻辑功能为：当输入为0时，无论电路初态为何，次态均为状态“00”，即均复位；当输入为1时，无论电路初态为何，在若干CLK 的作用下，电路最终回到状态“10”。
5-3 已知同步时序电路如图(a)所示，其输入波形如图 (b)所示。
试写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图和时序图，并说明该电路的功能。
X(a) 电路图1234CLK5678X(b)输入波形 图 题 5-3图解：电路的驱动方程、状态方程和输出方程分别为：00101100011011011, ,n n n n n n n n n nJ X K X J XQ K XQ X Q XQ XQ XQ Q XQ XQ XQ Y XQ ++⎧==⎪⎨==⎪⎩⎧=+=⎪⎨⎪=+=+⎩= 根据状态方程和输出方程，可分别做出1110,n n Q Q ++和Y 的卡诺图，如表5-1所示。
数字电路与数字逻辑4时序逻辑电路习题解答
4 62习 题1．解：QQRS3．解： CP =0时，R D =S D =0，Q n+1=Q n ； CP =1时，S R R =D ，S D =S ；1D D n n n n Q S R Q S RSQ S RQ +=+=+=+不管S 、R 输入何种组合，锁存器均不会出现非正常态。
5．解：（1）系统的数据输入建立时间t SUsys =或门的传输延迟+异或门的传输延迟+锁存器的建立时间-与门的传输延迟=t pdOR +t pdXOR + t SU - t pdAND =18ns+22ns+20ns -16 ns =44ns 。
（2）4 63当C =1时， J =X X K = X Q K Q J Q n n n =+=+1 为D 触发器9． 解：当EN =0 ，Q n+1=Q n ；当EN =1，Q n+1=D ，则D EN Q EN Q n n ⋅+⋅=+11，令D EN Q EN D n ⋅+⋅=1即可。
10．解：根据电路波形，它是一个单发脉冲发生器，A 可以为随机信号，每一个A 信号的下降沿后；Q 1端输出一个脉宽周期的脉冲。
12．解：（1）（2）4 6415． 解：X =0时，计至9时置0000：03Q Q LD =，D 3D 2D 1D 0=0000X =1时，计至4时置1011：23Q Q LD =，D 3D 2D 1D 0=10112303Q Q X Q Q X LD +=，D 2=0，D 3=D 1=D 0=X16．解：当片1计数到1001时，置数信号LD 为低电平，这时，再来一个CP 脉冲，下一个状态就进入0000。
应该等到片0和片1的状态同时为1001时，片1的下一个状态才能进入0000。
改进后电路为：对改进后电路的仿真结果：17.解：4 6518．解：19． 解：从图所示电路图可知，S 1S 0=01，根据表4.8-3所示的74LS194功能表，电路处于右移功能。
右移数据输入端的逻辑表达式为：32IR Q Q D =。
时序逻辑电路作业题解
并码转换电路。
解：因为需要实现周期性自动转换的控制码“0”， 故一共需要9位数码存储器，74194有8位以及DFF 有1位正好满足设计要求。
首先使用RD复位脉冲将74194和DFF异步清零； 清零之后，2号74194的Q3端的0通过非门产生1，送 到两片74194的M1端形成并行送数工作模式； 等到CP↑到来时，将两片74194的并行输入端的 数据01111111存入，同时串行端的第一位数据D0'
附：异步二进制加法计数器的设计（Q端输出）； 异步二进制加法计数器的基本结构为 a.采用T′FF
b.CP1=CP，CPi = Qi-1 (上升沿触发) ( i=2,3,…,n )
2023年11月25日星期六
章目录
第六章 时序逻辑电路 19
异步加法器电路如下图所示。
Q4
Q3
Q2
Q1
1D
1D
1D
1D
C1
1 D4
D3 74151
Z
0 D2
1
D1
0 D0
A2 A1 A0
计数器状态转移表
Q3 Q2 Q1 Q0 Z
0000 0 0 0 0 1 CP⊕1
0010 0
CR Q3 Q2 Q1 Q0
LD
74161
P1
0 0 1 1 CP⊕1
CP
D3 D2 D1 D0
T1
0100 1
章目录
5.25 (1)用DFF设计移存型序列信号发生器，要 求产生的序列信号为11110000…
③各触发器的次态方程
④电路的输出方程 无输出信号Z (3)作状态转移表、状态转移图（下一页） (4)电路的逻辑功能描述
数字逻辑设计第6章 时序逻辑电路习题与解答
L’／C 为 1 时，装入无效，161 对输入的 CLK 进行计数。 L’／C 为 1 或为 O 时，装入有效，而装入值为 D3=Q2，D2=Q1，D1=Q0，D0=串 行输入数据，所以该电路的功能将数据左移，低位补的是串行输入数据。 6-11 试分析图 6-74 的计数器在 C=1 和 C=0 时各为几进制计数器?
第 6 章 习题
6-1 说明时序电路和组合电路在逻辑功能和电路结构上有何不同?
题 6-1 答：
逻辑功能上，时序电路任一时刻的输出不仅取决于当时的输入，而且与电路 的原状态有关。
结构上的特点有两点： (1)时序电路中包含存储元件，通常由触发器构成。 (2)时序电路的存储元件的输出和电路输入之间存在着反馈连接。
Q2Q1Q0
000
/0
/1
001
/0
010
/0
101
/0
100
/0
011
由状态转换图可画出 Q2Q1Q0 和输出 F 的状态卡诺图如下：
Q1Q0 Q2 00 01 11 10
00
0
10
Q1Q0
Q2
00
01 11 10
00
10
0 10
11 0 X X
(a)Q2 卡诺图
Q1Q0 Q2 00 01 11 10
6-3 试分析图 6-69 所示时序逻辑电路的逻辑功能，写出电路的驱动方程、状态 方程和输出方程，画出电路的状态转换图。
F
FF0
DQ >C 1 Q
CLK
FF1
DQ >C 1 Q
图 6-69
题 6-3 解：根据图 6-69 可写出如下驱动方程：
时序逻辑电路练习题及答案
第五章时序逻辑电路练习题及答案［］分析图时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图，说明电路能否自启动。
图［解］驱动方程：丿广心=2, 状态方程：Q；J00" +型0 =型㊉G：厶=©=©, er = +Q-Q"=0 ㊉er ；、=Q、QJ 电Q；Q：l人=G0，K输出方程：Y = Q^由状态方程可得状态转换表，如表所示；由状态转换表可得状态转换图，如图所示。
电路可以自启动。
表Q3Q2Q1/YRpi(00 _»_(110)Vo/I J图电路的逻辑功能：是一个五进制计数器，计数顺序是从0到4循[]试分析图时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出 电路的状态转换图。
A 为输入逻辑变量。
>C1il 1D |y >ci p-1CP1Q2图[解]_驱动方程：D] = AQ 2, D 2 = AQ.Q 2 状态方程：ft"1=,0广=4議=4（0；'+0"）由状态方程可得状态转换表，如表所示；由状态转换表町得 状态转换图，如图所示。
电路的逻辑功能是:判断A 是否连续输入四个和四个以上“1” 信号，是则Y=l,否则Y=0。
Q2Q1 A/Y佗0Y0 0 0 0 10 0 0 1 1 0 0 0 1 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 1 1 1 1 1 0 0 1 1 00 1 0 1 0 10 0[] 试分析图时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画 出电路的状态转换图，检查电路能否自启动。
r-0Q1TF1^=O->C1 1KCP［解］J严殛3, K 严1；J 2=Q lt K 严玆;=巫・g ； er 1= ae 2+me 2;丿3 = Q1Q29 位=Q 2Qr=Q.QA^QAY= O2O3电路的状态转换图如图所示，电路能够自启动。
时序逻辑电路习题解答
5-1分析图所示时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程, 画出电路的状态转换图和时序图。
解：从给定的电路图写出驱动方程为:D o (Q 0Q i n)e Q 2D i Q 01D 2 Q i nQ 01 1(Q 0Q n)eQ ；Q i n 1Q 0Q 21Q ；由电路图可知，输出方程为Z Q ；CLK将驱动方程代入D 触发器的特征方程Q n 1D ，得到状态方程为:5-1(a )所示，时序图如图题解Z图题5-1图根据状态方程和输出方程，画出的状态转换图如图题解题解5-1(a )状态转换图综上分析可知，该电路是一个四进制计数器。
5-2分析图所示电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图。
A 为输入变量。
解：首先从电路图写出驱动方程为：D o A& D i A Qg ：A （Q ： Q i n）将上式代入触发器的特征方程后得到状态方程Q 0 1AQ ：Q ：1 AQ 0Q ：A （Q nQ ：）电路的输出方程为：CLKQ i12345——-A1 11 t----------- 1------------ 1|| 1 » 1 1 1----------- 1 ---------- 1 --------------►CLK0 Q 2/Z 仝题解5-1（b ）时序图0 Q o 胃AY图题5-2图丫AQoQ；根据状态方程和输出方程，画出的状态转换图如图题解5-2 所示综上分析可知该电路的逻辑功能为：当输入为0时，无论电路初态为何，次态均为状态" 00”，即均复位；当输入为1时，无论电路初态为何，在若干CLK 的作用下，电路最终回到状态“10”。
5-3已知同步时序电路如图（a ）所示，其输入波形如图 （b ）所示。
试写出电路的驱动方 程、状态方程和输出方程，画出电路的状态转换图和时序图，并说明该电路的功能。
CLK 1 2345678（b ）输入波形 图题5-3图解：电路的驱动方程、状态方程和输出方程分别为:J 。
时序逻辑电路习题解答
自我测验题1．图T4.1所示为由或非门构成的基本SR锁存器，输入S、R的约束条件是。
A．SR=0B．SR=1C．S+R=0D．S+R=1QG22QRS图T4.1 图T4.22．图T4.2所示为由与非门组成的基本SR锁存器，为使锁存器处于“置1”状态，其RS⋅应为。
A．RS⋅=00C．RS⋅=10D．RS⋅=113．SR锁存器电路如图T4.3所示，已知X、Y波形，判断Q的波形应为A、B、C、D 中的。
假定锁存器的初始状态为0。
XYXYABCD不定不定（a）(b)图T4.34．有一T触发器，在T=1时，加上时钟脉冲，则触发器。
A．保持原态B．置0C．置1D．翻转5．假设JK触发器的现态Q n=0，要求Q n+1=0，则应使。
A．J=×，K=0B．J=0，K=×C．J=1，K=×D．J=K=16．电路如图T4.6所示。
实现AQQ nn+=+1的电路是。
A AA AA ．B ．C ．D ．图T4.67．电路如图T4.7所示。
实现n n Q Q =+1的电路是 。
CPCPCPA ．B ．C ．D ．图T4.78．电路如图T4.8所示。
输出端Q 所得波形的频率为CP 信号二分频的电路为 。
1A ． B ． C ．D ．图T4.89．将D 触发器改造成T 所示电路中的虚线框内应是 。
TQ图T4.9A ．或非门B ．与非门C ．异或门D ．同或门 10．触发器异步输入端的作用是 。
A ．清0 B ．置1 C ．接收时钟脉冲 D ．清0或置1 11．米里型时序逻辑电路的输出是 。
A ．只与输入有关B ．只与电路当前状态有关C ．与输入和电路当前状态均有关D ．与输入和电路当前状态均无关12．摩尔型时序逻辑电路的输出是 。
A ．只与输入有关 B ．只与电路当前状态有关C ．与输入和电路当前状态均有关D ．与输入和电路当前状态均无关13．用n 只触发器组成计数器，其最大计数模为 。
A ．nB ．2nC ．n 2D ．2 n14．一个5位的二进制加计数器，由00000状态开始，经过75个时钟脉冲后，此计数B ．01100C ．01010D ．00111图T4.1516．电路如图T4.16所示，假设电路中各触发器的当前状态Q 2 Q 1 Q 0为100，请问在时钟作用下，触发器下一状态Q 2 Q 1 Q 0为 。
时序逻辑电路课后答案
第六章 时序逻辑电路【题 】 分析图时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图，说明电路能否自启动。
Y图P6.3【解】驱动方程: 11323131233J =K =Q J =K =Q J =Q Q ;K =Q ⎧⎪⎨⎪⎩输出方程:3YQ =将驱动方程带入JK 触发器的特性方程后得到状态方程为:n+11313131n 12121221n+13321Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q +⎧=+=⎪=+=⊕⎨⎪=⎩e 电路能自启动。
状态转换图如图【题】 分析图时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图。
A 为输入逻辑变量。
图A6.3Y图P6.5【解】驱动方程: 1221212()D AQ D AQ Q A Q Q ⎧=⎪⎨==+⎪⎩输出方程: 21Y AQ Q =将驱动方程带入JK 触发器的特性方程后得到状态方程为:n+112n+1212()Q AQQ A Q Q ⎧=⎪⎨=+⎪⎩ 电路的状态转换图如图1图A6.5【题 】 分析图时序电路的逻辑功能，画出电路的状态转换图，检查电路能否自启动，说明电路能否自启动。
说明电路实现的功能。
A 为输入变量。
AY图P6.6【解】驱动方程: 112211J K J K A Q ==⎧⎨==⊕⎩输出方程: 1212Y AQ Q AQ Q =+将驱动方程带入JK 触发器的特性方程后得到状态方程为:n+111n+1212Q Q Q A Q Q ⎧=⎪⎨=⊕⊕⎪⎩ 电路状态转换图如图。
A ＝0时作二进制加法计数，A ＝1时作二进制减法计数。
01图A6.6【题 】 分析图时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图，说明电路能否自启动。
Y图P6.7【解】驱动方程: 001023102032013012301;;;J K J Q Q Q K Q J Q Q K Q Q J Q Q Q K Q==⎧⎪=•=⎪⎨==⎪⎪==⎩ 输出方程: 0123Y Q Q Q Q =将驱动方程带入JK 触发器的特性方程后得到状态方程为:*00*1012301*2023012*3012303()Q ()Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q⎧=⎪=++⎪⎨=++⎪⎪=+⎩ 设初态Q 1Q 3Q 2Q 1 Q 0=0000，由状态方程可得：状态转换图如图。
第五章 时序逻辑电路 习题解答
第五章 时序逻辑电路 习题解答注：1. 用EDA 软件(例如Multisim ／EWB)可以帮助解题。
凡加注了“★”的题，可以用用该类软件求解；凡加注了“◆”的题，以用该类软件进行验证。
2. 答案仅供参考，且非唯一。
也不一定是最佳答案。
[题 5.1] 分析图P5.1时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图，说明电路能否自启动。
[解]11322131233n 113131n 1212212n 133213311;J K Q J K Q J Q Q K Q Q Q Q Q Q QQ Q Q Q Q Q Q Q Q Q Q Q Y Q +++=======+==+=⊕==电路能自启动。
状态转换图如图A5.1。
[题 5.2] 试分析图P5.2时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图。
A 为输入逻辑变量。
[解]12212+12n 112n 1212 ()(+)D A Q D A Q Q A Q Q QAQ Q A Q Q ++===== 21=Y A Q Q电路的状态转换图如图A5.2。
[题 5.3] 试分析图P5.3时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图，检查电路能否自启动。
[解]12312121331232n 11231n 12123132n+13123223;1 ; ;=J Q Q K J Q K Q Q J Q Q K Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Y Q Q ++=======+=+= 电路的状态转换图如图A5.3。
电路能自启动。
[题 5.4] 分析图P5.4给出的时序电路，画出电路的状态转换图，检查电路能否自启动，说明电路实现的功能。
A 为输入变量。
[解]n+11111n 122221212121=+J K Q Q J K A Q Q A Q Q Y A Q Q A Q Q +=====⊕=⊕⊕电路状态转换图如图A5.4。
时序逻辑电路练习及答案(1)
时序逻辑电路模块6-1一、填空题（每空2分，共18分）1、时序逻辑电路通常包含_______电路和_________电路两部分组成。
2、时序逻辑电路的基本构成单元是____________。
3、构造一个模6计数器，电路需要个状态，最少要用个触发器，它有个无效状态。
4、四位扭环形计数器的有效状态有个。
5、移位寄存器不但可_________ ，而且还能对数据进行 _________。
二、判断题（每题2分，共10分）1、时序逻辑电路的输出状态与前一刻电路的输出状态有关，还与电路当前的输入变量组合有关。
2、同步计数器的计数速度比异步计数器快。
3、移位寄存器不仅可以寄存代码，而且可以实现数据的串-并行转换和处理。
4、双向移位寄存器既可以将数码向左移，也可以向右移。
5、由四个触发器构成的计数器的容量是16三、选择题（每题3分，共18分）1、同步时序电路和异步时序电路比较，其差异在于后者（）。
A．没有触发器 B．没有统一的时钟脉冲控制C．没有稳定状态 D．输出只与内部状态有关2、时序逻辑电路中一定是含（）A. 触发器B. 组合逻辑电路C. 移位寄存器D. 译码器3、8位移位寄存器，串行输入时经( )个脉冲后，8位数码全部移入寄存器中。
A.1B.2C.4D.84、计数器可以用于实现（）也可以实现（）。
A ．定时器B ．寄存器C ．分配器D ．分频器5、用n个触发器构成扭环型计数器,可得到最大计数长度是（）。
A、nB、2nC、2nD、2n-16、一个 4 位移位寄存器可以构成最长计数器的长度是（）。
A.8B.12C.15D.16四、时序逻辑电路的分析（34分）分析下图所示时序逻辑电路，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图，说明电路实现的的逻辑功能。
A为输入变量。
五、计数器的分析题（20分）集成4位二进制加法计数器74161的连接图如图所示，LD是预置控制端；D0、D1、D2、D3是预置数据输入端；Q3、Q2、Q1、Q0是触发器的输出端，Q0是最低位，Q3是最高位；LD为低电平时电路开始置数，LD为高电平时电路计数。
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解：（1）图所示是用两个非门和两个传输门构成的钟控D锁存器。当CP=1时， =0、C=1，TG1导通，TG2断开，数据D直接送到Q和 端，输出会随D的改变而改变。但G1、G2没有形成正反馈，不具备锁定功能，此时称电路处于接收数据状态；CP变为低电平0时， =1，C=0，TG1断开，TG2导通，G1、G2形成正反馈，构成双稳态电路。由于G1、G2输入端存在的分布电容对逻辑电平有短暂的保持作用，因此，电路输出状态将锁定在CP信号由1变0前瞬间D信号所确定的状态。
8．电路如图T4.8所示。输出端Q所得波形的频率为CP信号二分频的电路为。
A．B．C．D．
图T4.8
9．将D触发器改造成T触发器，如图T4.9所示电路中的虚线框内应是。
图T4.9
A．或非门B．与非门C．异或门D．同或门
10．触发器异步输入端的作用是。
A．清0B．置1C．接收时钟脉冲D．清0或置1
11．米里型时序逻辑电路的输出是。
图P4.3图P4.4
解：先写出电路特性表。
A
B
Qn
Qn+1
A
B
Qn
Qn+1
0
0
0
1
1
0
0
1
0
0
1
1
1
0
1
1
0
1
0
0
1
1
0
1
0
1
1
1
1
1
1
1
卡诺图
4．写出图P4.4所示锁存器的特性方程
解：CP=0时；RD=SD=0，Qn+1=Qn
CP=1时； ，SD=S，
5．钟控SR锁存器符号如图P4.5（a）所示，设初始状态为0，如果给定CP、S、R的波形如图P4.5（b）所示，试画出相应的输出Q波形。
14．一个5位的二进制加计数器，由00000状态开始，经过75个时钟脉冲后，此计数器的状态为：
A．01011B．01100C．01010D．00111
15．图T4.15所示为某计数器的时序图，由此可判定该计数器为。
A．十进制计数器B．九进制计数器C．四进制计数器D．八进制计数器
图T4.15
16．电路如图T4.16所示，假设电路中各触发器的当前状态Q2Q1Q0为100，请问在时钟作用下，触发器下一状态Q2Q1Q0为。
习题
1．由或非门构成的基本SR锁存器如图P4.1所示，已知输入端S、R的电压波形，试画出与之对应的Q和 的波形。
图P4.1
解：
2．由与非门构成的基本SR锁存器如图P4.2所示，已知输入端 、 的电压波形，试画出与之对应的Q和 的波形。
图P4.2
解：
3．已知双门锁存器如图P4.3所示，试写出该锁存器的特性方程。
2．图T4.2所示为由与非门组成的基本SR锁存器，为使锁存器处于“置1”状态，其 应为。
A． =00B． =01C． =10D． =11
3．SR锁存器电路如图T4.3所示，已知X、Y波形，判断Q的波形应为A、B、C、D中的B。假定锁存器的初始状态为0。
（a）(b)
图T4.3
4．有一T触发器，在T=1时，加上时钟脉冲，则触发器。
图T4.18
A．1100B．1011C．1101D．0000
表T4.1874LS191功能表
CP
D0
D1
D2
D3
Q0
Q1
Q2
Q3
0
×
×
×
d0
d1
d2
d3d0d1Fra bibliotekd2d3
1
0
0
↑
×
×
×
×
加
法
计
数
1
0
1
↑
×
×
×
×
减
法
计
数
1
1
×
×
×
×
×
×
保
持
19．下列功能的触发器中，不能构成移位寄存器。
A．SR触发器B．JK触发器C．D触发器D．T和T＇触发器。
（a）（b）
图P4.5
解：
6．（1）分析图P4.6（a）所示由CMOS传输门构成的钟控D锁存器的工作原理。
图P4.6（a）
（2）分析图P4.6（b）所示主从D触发器的工作原理。
图P4.6（b）
（3）有如图P4.6（c）所示波形加在图P4.6（a）（b）所示的锁存器和触发器上，画出它们的输出波形。设初始状态为0。
图T4.16
A．101B．100C．011D．000
17．电路图T4.17所示。设电路中各触发器当前状态Q2Q1Q0为110，请问时钟CP作用下，触发器下一状态为。
图T4.17
A．101B．010C．110D．111
18．电路如图T4.18所示，74LS191具有异步置数的逻辑功能的加减计数器，其功能表如表T4.18所示。已知电路的当前状态Q3Q2Q1Q0为1100，请问在时钟作用下，电路的下一状态Q3Q2Q1Q0为。
20．图T4.20所示电路的功能为。
图T4.22
A．并行寄存器B．移位寄存器C．计数器D．序列信号发生器
21．4位移位寄存器，现态Q0Q1Q2Q3为1100，经左移1位后其次态为。
A．0011或1011B．1000或1001C．1011或1110D．0011或1111
22．现欲将一个数据串延时4个CP的时间，则最简单的办法采用。
A．保持原态B．置0C．置1D．翻转
5．假设JK触发器的现态Qn=0，要求Qn+1=0，则应使。
A．J=×，K=0B．J=0，K=×C．J=1，K=×D．J=K=1
6．电路如图T4.6所示。实现 的电路是。
A．B．C．D．
图T4.6
7．电路如图T4.7所示。实现 的电路是。
A．B．C．D．
图T4.7
A．只与输入有关
B．只与电路当前状态有关
C．与输入和电路当前状态均有关
D．与输入和电路当前状态均无关
12．摩尔型时序逻辑电路的输出是。
A．只与输入有关
B．只与电路当前状态有关
C．与输入和电路当前状态均有关
D．与输入和电路当前状态均无关
13．用n只触发器组成计数器，其最大计数模为。
A．nB．2nC．n2D．2n
（2）由两个D锁存器构成的主从D触发器，采用上升沿触发方式，原理分析可参考4.2.1节有关内容。
（3）D锁存器输出波形图
时序逻辑电路习题解答
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自我测验题
1．图T4.1所示为由或非门构成的基本SR锁存器，输入S、R的约束条件是。
A．SR=0B．SR=1C．S+R=0D．S+R=1
图T4.1图T4.2
A．4位并行寄存器B．4位移位寄存器
C．4进制计数器D．4位加法器
23．一个四位串行数据，输入四位移位寄存器，时钟脉冲频率为1kHz，经过
可转换为4位并行数据输出。
A．8msB．4msC．8µsD．4µs
24．由3级触发器构成的环形和扭环形计数器的计数模值依次为。
A．8和8B．6和3C．6和8D．3和6