微机原讲义理4章总线周期和时序
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设备不能占用总线 • QS1,QS0指令队列状态信号,意义如下: QS1 QS0 0 0 无操作 0 1 从指令队列中第一字节中取走代码 1 0 队列空 1 1 除第一个字节外,还取走了后续字节中
的代码.
14
其它引脚：
AD15～ AD0 地址/数据复用线
A19/S6,A18/S5,A17/S4,A16/S3地址/状态复用线
ADD 寄存器到内存,访问内存次数：2 所需的时钟周期数为：16(24)+EA EA为12个时钟周期. 对8088而言,执行本指令需要36个时钟周期.
2.实时控制的要求，当用微机实时监测、 控制时，必须估算执行有关程序所需的时 间，以便与测控过程相配合。
6
3.了解时序配合，有利于选用芯片和使用 芯片。例如选用存储芯片时，要注意和 CPU的时序配合；又例在使用液晶芯片时， 需编程产生图形，就需读懂液晶芯片的 有关时序。如某液晶模块的列驱动器 HD61202 的读出时序如下：
AD7
9
AD6
10
AD5
11
AD4
12
AD3
13
AD2
14
AD1
15
AD0
16
NMI 17
INTR 18 CLK 19
GND 20
8086 CPU
最大组态 (最小组态)
40
VCC
39
A15
38
A16/S3
37
A17 /S4
36
A18 /S5
35
A19 /S6
34
BHE/S7
33
MN/MX
32
RD
31
读写使能信号 E
读写选择信号R/W 芯片选择信号 CS 数据、指令选择信号 D/I
数据 DB7~DB0
注：D/I=1 为数据操作；D/I=0 为写指令或读状态
7
4.2 处理器总线
4.2.1 8086微处理器的工作模式
最小模式：系统中只有一片8086,其存储 容量不大,所要连的I/O端口也不多,总线控 制逻辑电路被减到最小。 最大模式：构成的系统较大,可能包含不 只一片微处理器,或要求有较强的驱动能力 ,带有一个总线控制器8288。
电平触发信号。
• BHE/S7 高8位数据总线允许/状态复用信号 为0则AD15~AD8有效 为1则AD7~AD0有效
• RESET 复位信号,当其有效CPU结束当前操 作,对DS,SS,ES,IP及标志寄存器清零,将CS置 为FFFFH。于是CPU从FFFF0H开始执行程 序,FFFF0H处放有一条JMP指令,转到系统程 序入口处,进行初始化,引导到监控程序。
12
对应最大组态:
• S2 S1 S0 总线周期状态信号
其编码如下
S2
S1
S0
0
00
0
01
0
10
0
11
1
00
1
01
1
10
1
11
性能 中断响应 读I/O 写I/O 暂停 取指令 读内存 写内存 无效状态
13
• RQ/GT0 总线请求输入/总线请求允许输出 • RQ/GT1 总线请求/总线请求允许
每一脚为双向,其中RQ/GT0的优先权高于RQ/GT1 • LOCK总线封锁信号,当其有效时,别的总线主
3
时钟频率
一个T状态时间
5M
200ns(0.2μs)
50M
20ns(0.02μs)
100M
10ns(0.01μs)
200M
5ns(0.005μs)
基本的总线周期有：
⒈存储器的读周期或写周期
⒉I/O端口的读周期或写周期
⒊中断响应周期
4
4.1.2 学习时序的目的
⒈了解和熟练掌握指令的执行过程，有利于 在编程时合理选用指令，提高编程质量， 少占存储空间，缩短指令执行时间。
RQ/GT0 (HOLD)
30
RQ/GT1 (HLDA)
29
LOCK (WR)
28
S2 (M/IO)
27
S1 (DT/R)
26
S0 (DEN)
25
QS0 (ALE)
24
QS1 (INTA)
23
TEST
22
READY
21
RESET
10
对应最小组态:
M/ IO本信号为高，表示CPU与内存进行数据交换 为低，表示CPU与I/O进行数据交换 DMA传送时，M/IO置为高阻
S6 始终为低,表示CPU当前与总线相连
S5 是中断允许标志状态位,为1允许中断
S4和S3指定那一个段寄存器正在被使用.
S4
பைடு நூலகம்
S3
含义
0
0 当前正在使用ES
0
1 当前正在使用SS
1
0 当前正在使用CS或未用
1
1 当前正在使用DS
15
• NMI 非屏蔽中断请求信号,边缘触发
信号,不能由软件加以屏蔽。 • INTR 可屏蔽中断请求信号,高电平有效,为
精品jing
微机原理4章总线周期和时序
4.1 概述
4.1.1 指令周期、总线周期和T状态
指令周期—执行一条指令所需的时间。 不同指令的指令周期是不同的。
例:最短指令: 寄←寄, 只需要2个时钟周 期.
最长指令: 16位乘、除,约需200个时 钟周期.
2
有些指令周期可划分为一个个总线周期。 总线周期—每当CPU与存储器或I/O端口交 换一个字节(或字、双字)数据所需的时间称 之为一个总线周期。 每个基本总线周期通常包含4个T状态,一个 T状态就是一个时钟周期,是CPU处理动作的 最小单位。
4.2.2 8086的引脚和功能
8
VCC 8284
RES
8086 CPU
RD WR M/IO
CLK ALE
READY
RESET BHE
DEN DT/R
STB
OE (3) 8282
地址
BHE
存储器
8286 (2)
T
OE
数据
I/O 芯片
9
GND 1
A14
2
A13
3
A12
4
A11
5
A10
6
A9
7
A8
8
如编程时完成相同功能的程序，可选用 不同的指令，但指令的长度和执行时间可 以有很大的不同，所以优选指令有利于提 高程序质量。
例：MOV AX，0 CLC
XOR AX,AX
5
下面举例了解一条指令的执行过程和所需时间 例：ADD MASK[BX+DI],AX
执行本指令需要几个总线周期？需要 多少时钟周期？
WR 低有效，表示处在存储器写或I/O写 INTA 中断响应信号，低电平有效 ALE 地址锁存允许信号，高电平有效,有效时将
地址信号锁存到地址锁存嚣中
11
HOLD为总线保持请求信号 HLDA为总线保持响应信号 DT/R为数据发送/接收信号,为增加数据总 线的驱动能力,采用数据总线收发器 (8286/8287) DEN为数据允许信号,作为8286/8287的输出 允许信号
16
RD TEST
READY
读信号,低有效,表示正在进行存储 器或I/O读. 测试信号(输入),本信号与WAIT指 令结合起耒使用,执行WAIT指令时, CPU等待,若TEST有效,结束等待,执 行下面指令. 准备就绪信号,一般由存储器或I/O 端口送来,当其有效,可进行数据传 送,一般在T3开始时去采样它,若为 低,需插入等待状态Tw。
的代码.
14
其它引脚：
AD15～ AD0 地址/数据复用线
A19/S6,A18/S5,A17/S4,A16/S3地址/状态复用线
ADD 寄存器到内存,访问内存次数：2 所需的时钟周期数为：16(24)+EA EA为12个时钟周期. 对8088而言,执行本指令需要36个时钟周期.
2.实时控制的要求，当用微机实时监测、 控制时，必须估算执行有关程序所需的时 间，以便与测控过程相配合。
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3.了解时序配合，有利于选用芯片和使用 芯片。例如选用存储芯片时，要注意和 CPU的时序配合；又例在使用液晶芯片时， 需编程产生图形，就需读懂液晶芯片的 有关时序。如某液晶模块的列驱动器 HD61202 的读出时序如下：
AD7
9
AD6
10
AD5
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AD4
12
AD3
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AD2
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AD1
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AD0
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NMI 17
INTR 18 CLK 19
GND 20
8086 CPU
最大组态 (最小组态)
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VCC
39
A15
38
A16/S3
37
A17 /S4
36
A18 /S5
35
A19 /S6
34
BHE/S7
33
MN/MX
32
RD
31
读写使能信号 E
读写选择信号R/W 芯片选择信号 CS 数据、指令选择信号 D/I
数据 DB7~DB0
注：D/I=1 为数据操作；D/I=0 为写指令或读状态
7
4.2 处理器总线
4.2.1 8086微处理器的工作模式
最小模式：系统中只有一片8086,其存储 容量不大,所要连的I/O端口也不多,总线控 制逻辑电路被减到最小。 最大模式：构成的系统较大,可能包含不 只一片微处理器,或要求有较强的驱动能力 ,带有一个总线控制器8288。
电平触发信号。
• BHE/S7 高8位数据总线允许/状态复用信号 为0则AD15~AD8有效 为1则AD7~AD0有效
• RESET 复位信号,当其有效CPU结束当前操 作,对DS,SS,ES,IP及标志寄存器清零,将CS置 为FFFFH。于是CPU从FFFF0H开始执行程 序,FFFF0H处放有一条JMP指令,转到系统程 序入口处,进行初始化,引导到监控程序。
12
对应最大组态:
• S2 S1 S0 总线周期状态信号
其编码如下
S2
S1
S0
0
00
0
01
0
10
0
11
1
00
1
01
1
10
1
11
性能 中断响应 读I/O 写I/O 暂停 取指令 读内存 写内存 无效状态
13
• RQ/GT0 总线请求输入/总线请求允许输出 • RQ/GT1 总线请求/总线请求允许
每一脚为双向,其中RQ/GT0的优先权高于RQ/GT1 • LOCK总线封锁信号,当其有效时,别的总线主
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时钟频率
一个T状态时间
5M
200ns(0.2μs)
50M
20ns(0.02μs)
100M
10ns(0.01μs)
200M
5ns(0.005μs)
基本的总线周期有：
⒈存储器的读周期或写周期
⒉I/O端口的读周期或写周期
⒊中断响应周期
4
4.1.2 学习时序的目的
⒈了解和熟练掌握指令的执行过程，有利于 在编程时合理选用指令，提高编程质量， 少占存储空间，缩短指令执行时间。
RQ/GT0 (HOLD)
30
RQ/GT1 (HLDA)
29
LOCK (WR)
28
S2 (M/IO)
27
S1 (DT/R)
26
S0 (DEN)
25
QS0 (ALE)
24
QS1 (INTA)
23
TEST
22
READY
21
RESET
10
对应最小组态:
M/ IO本信号为高，表示CPU与内存进行数据交换 为低，表示CPU与I/O进行数据交换 DMA传送时，M/IO置为高阻
S6 始终为低,表示CPU当前与总线相连
S5 是中断允许标志状态位,为1允许中断
S4和S3指定那一个段寄存器正在被使用.
S4
பைடு நூலகம்
S3
含义
0
0 当前正在使用ES
0
1 当前正在使用SS
1
0 当前正在使用CS或未用
1
1 当前正在使用DS
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• NMI 非屏蔽中断请求信号,边缘触发
信号,不能由软件加以屏蔽。 • INTR 可屏蔽中断请求信号,高电平有效,为
精品jing
微机原理4章总线周期和时序
4.1 概述
4.1.1 指令周期、总线周期和T状态
指令周期—执行一条指令所需的时间。 不同指令的指令周期是不同的。
例:最短指令: 寄←寄, 只需要2个时钟周 期.
最长指令: 16位乘、除,约需200个时 钟周期.
2
有些指令周期可划分为一个个总线周期。 总线周期—每当CPU与存储器或I/O端口交 换一个字节(或字、双字)数据所需的时间称 之为一个总线周期。 每个基本总线周期通常包含4个T状态,一个 T状态就是一个时钟周期,是CPU处理动作的 最小单位。
4.2.2 8086的引脚和功能
8
VCC 8284
RES
8086 CPU
RD WR M/IO
CLK ALE
READY
RESET BHE
DEN DT/R
STB
OE (3) 8282
地址
BHE
存储器
8286 (2)
T
OE
数据
I/O 芯片
9
GND 1
A14
2
A13
3
A12
4
A11
5
A10
6
A9
7
A8
8
如编程时完成相同功能的程序，可选用 不同的指令，但指令的长度和执行时间可 以有很大的不同，所以优选指令有利于提 高程序质量。
例：MOV AX，0 CLC
XOR AX,AX
5
下面举例了解一条指令的执行过程和所需时间 例：ADD MASK[BX+DI],AX
执行本指令需要几个总线周期？需要 多少时钟周期？
WR 低有效，表示处在存储器写或I/O写 INTA 中断响应信号，低电平有效 ALE 地址锁存允许信号，高电平有效,有效时将
地址信号锁存到地址锁存嚣中
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HOLD为总线保持请求信号 HLDA为总线保持响应信号 DT/R为数据发送/接收信号,为增加数据总 线的驱动能力,采用数据总线收发器 (8286/8287) DEN为数据允许信号,作为8286/8287的输出 允许信号
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RD TEST
READY
读信号,低有效,表示正在进行存储 器或I/O读. 测试信号(输入),本信号与WAIT指 令结合起耒使用,执行WAIT指令时, CPU等待,若TEST有效,结束等待,执 行下面指令. 准备就绪信号,一般由存储器或I/O 端口送来,当其有效,可进行数据传 送,一般在T3开始时去采样它,若为 低,需插入等待状态Tw。