第三讲 VHDL基本结构与语法

4.2 IEEE预定义标准逻辑位与矢量 1. 标准逻辑位STD_LOGIC数据类型
而bit型只有两 种值：‘0‟、 ‘1‟
共有9种取值，其中只有‘1’、‘0’、‘Z’、‘X’ 四种取值有实 际意义。可以精确地模拟一些未知的和具有高阻态的线路情况 。
2. 标准逻辑矢量(STD_LOGIC_VECTOR)数据类型
端口名
bit； bit； bit)；
端口模式
数据类型
（2）ENTITY定义区
端口模式（MODE）有以下几种类型： IN ；OUT；INOUT ；BUFFER 端口模式用于定义端口上的数据的流动方向和方式。 端口模式可用下图说明：（黑框代表一个设计或模块）
如计数器 的设计
IN
OUT
BUFFER
INOUT
元件例化语句：对其他设计实体做元件调用说明， 并将此元件的端口与其他的元件、信号或更高层 次实体的界面端口进行连接。
例1 多路选择器VHDL描述
2选1多路选择器的VHDL描述
【例1】
数据类型“位”，只 能取二进制数0或1
ENTITY mux21a IS PORT( a, b : IN BIT ; s : IN BIT; y : OUT BIT ) ; END ENTITY mux21a ;
实体
没有分号；
图1 mux21a实体
ARCHITECTURE one OF mux21a IS BEGIN 结构体 y <= a WHEN s = '0' ELSE 图2 mux21a结构体 b ; END ARCHITECTURE one ;
关于例子的几点说明：
Bit取值范围是逻辑位‘0’和‘1’。必须用 单引号，否则VHDL综合器把0和1错误的 认为是整数数据类型integer。 VHDL要求赋值符“<=”两边的信号的数 据类型必须一致。 VHDL使用IEEE库中的use ieee.std_logic_unsigned.all程序包允许 不同数据类型之间进行操作。进行了所谓 的运算符重载。
四、 数据类型(书 4.2.3)
4.1 VHDL的预定义数据类型 1. 布尔(BOOLEAN)数据类型 2. 位(BIT)数据类型 3. 位矢量(BIT_VECTOR)数据类型
4. 字符(CHARACTER)数据类型
5. 整数(INTEGER)数据类型 6. 实数(REAL)数据类型
注意：以下数据类型 在VHDL自带的STD 库中定义，所以不需 要用USE函数调用
特别适合于设计的电路有：
复杂组合逻辑电路，如：
• 译码器、编码器、加减法器、多路选择器、地址译码器…...
状态机 等等……..
VHDL的功能和标准
VHDL 描述
输入端口 输出端口 电路的行为和功能
VHDL有过两个标准：
IEEE Std 1076-1987 (called VHDL 1987) IEEE Std 1076-1993 (called VHDL 1993)
数组下标名的取值范围
数组类型定义语句格式如下：属于复合类型 Type 数组名称 is Array（range <>） of 数据类型； 如：TYPE stb is ARRAY (7 downto 0) of STD_LOGIC;
调用IEEE库
【例】 调用STD_LOGIC_UNSIGNED程序包 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; 位矢量 ENTITY amp IS 标准逻辑位 PORT ( a1,a2 : IN BIT_VECTOR (3 DOWNTO 0); c1,c2,c3 : IN STD_LOGIC 整数 标准逻辑矢量 b1,b2,b3 : INTEGER RANGE 0 TO 15; d2,d3,d4 : OUT STD_LOGIC_VECTOR (3 DOWNTO 0) ); END amp;
第三讲 VHDL基本结构与语法
李 澎
Email：a2471131@
哈尔滨工业大学电子与信息技术研究院
原理图输入与 HDL文本输入设计的区别:
Graphic is what you draw is what you get
“ tell me what hardware you want and I will give it to you”
二、 结构体 (书4.1.2)
结构体的组成部分是： • 对数据类型、常数、信号、子程序和元件等元素的说明 部分。 • 描述实体逻辑行为的、以各种不同的描述风格表达的功 能描述语句。 • 以元件例化语句为特征的外部元件（设计实体）端口间 的连接。
ARCHITECTURE 结构体名 OF 实体名 非必需的 IS [说明语句] 2.1. 结构体的一般语言格式 必需的 BEGIN [功能描述语句] END ARCHITECTURE 结构体名;
序中必须声明库及程序包说明语句，即LIBRARY IEEE；USE STD_LOGIC_1164.ALL；这两句在程序中必不可少。
4.3 其他预定义标准数据类型 1. 无符号数据类型(UNSIGNED TYPE)
十进制的8可以作如下 表示： UNSIGNED'("1000") 两则无符号数据定义的示例： VARIABLE var : UNSIGNED(0 TO 10) ; SIGNAL sig : UNSIGNED(5 DOWNTO 0) ;
什么是VHDL？
Very high speed integrated circuit Hardware Description Language (VHDL)
是IEEE、工业标准硬件描述语言 用语言的方式而非图形等方式描述硬件电路
容易修改，移植 容易保存 描述能力强，不需知道硬件结构，避开具体器件结构
7. 字符串(STRING)数据类型 8. 时间(TIME)数据类型
BOOLEAN类型的数据取值分别是TRUE（真）和FALSE （假）。在VHDL综合器和仿真器中分别用‘0’和‘1’表达 TRUE和FALSE，布尔数据不是数值不能用于运算，只能用 于逻辑判断或者条件判断。 BIT取值只能是‘1’或‘0’。 BIT_VECTOR是基于BIT数据类型的数组，使用位矢量必须 注明位宽，即数组中的元素个数和排列。如：SIGNAL : BIT_VECTOR(7 downto 0) ; INTEGER整数类型，VHDL综合器要求必须使用range子句 为所定义的数限定范围。如range 15 downto 0，决定此信 号的二进制位数，VHDL综合器无法综合未限定范围的整数 类型的信号或变量。 STRING字符串类型，字符串数组，必须用双引号标明。
调用STD_LOGIC_1164程序包
五、 基本结构 (书 4.3)
5.1 顺序语句 (书 4.3.1)
特点：从仿真的角度来看是每一条语句的执 行按书写顺序进行。
VHDL主要有以下顺序语句：
赋值语句； 流程控制语句； 子程序调用语句； 空操作语句；
2. 有符号数据类型(SIGNED TYPE)
例如：
SIGNED'("0101") 代表 +5，5 SIGNED'("1011") 代表 –5
原码和补码 的关系
SIGNED 的最高位为符号位，其余位为数值位，数值位为 补码形式。如：符号数”1001”表示-7。
4.4 用户自定义的数据类型(书 p103) 枚举类型 枚举类型定义语句格式如下： TYPE 数据类型名 IS (枚举文字，枚举文字…) ； 数组类型
LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.STD_ULOGIC ; USE IEEE.STD_LOGIC_1164.RISING_EDGE ; USE IEEE.STD_LOGIC_1164.All ; 其中STD_LOGIC_1164是最重要和最常用的程序包。 注意：std库符合VHDL标准，故在应用中不必如ieee 库那样以显式表达，即下列语句是不必要的： LIBRARY std； USE std.standard.ALL；
2.2. 结构体说明语句 是对结构体的功能描述语句中将要用到的信号、数据类 型、常数、元件、函数和过程等加以说明。在一个结构体中 说明和定义的数据类型等只能用于本结构体当中。
进程语句
信号赋值语句
2.3. 功能描述语句结构
子程序调用语句
元件例化语句
结构体中包含的4类功能描述语句：
进程语句：定义顺序语句模块。 信号赋值语句：将设计实体内的处理结果向定义 的信号或界面端口进行赋值。 子程序调用语句：用以调用过程或函数，并将获 得的结果赋值于信号。
一 、实 体 (书4.1.1)
1.1 实体语句结构
实体说明单元的一般语句结构： ENTITY 实体名 IS [GENERIC ( 类属表 );] [PORT ( 端口表 );] END ENTITY 实体名; 通过传递参
1.2 GENERIC类属说明语句
数使设计具 有通用性
类属说明的一般书写格式如下： GENERIC([ 常数名 : 数据类型 [ := 设定值 ] { ;常数名 : 数据类型 [ : =设定值 ] } ) ;
例如：result:out std_logic_vector(7 downto 0);
例如：a : in std_logic;
是标准一维数组，每个元素的类型都是STD_LOGIC，使用 std_logic_vector可以表达电路中并列的多通道端口或节点， 或者总线bus。在使用std_logic_vector时，必须注明其数据 宽度。同位宽、同数据类型的矢量间才能进行赋值。 注意：在使用‚STD_LOGIC”和‚STD_LOGIC_VECTOR”时，在程