加法器的设计与仿真

加法器的设计与仿真

1.实验目的

a.用逻辑图和VHDL语言设计全加器；

b.利用设计的全加器组成串行加法器；

c.用逻辑图和VHDL语言设计并行加法器。

2.实验内容的详细说明

2.1 全加器

2.1.1 设计思想

先定义三个输入两个输出的实体，再定义结构体，一端输出等于三个输入信号之间的异或，另一个输出端等于三个输入信号每两个的乘积之和。

2.1.2 实验原理

1）全加器逻辑图

全加器逻辑图

2）全加器真值表

2.1.3 VHDL程序（详见附录1）

2.1.4 仿真结果

全加器VHDL仿真波形图

全加器画图仿真波形图

2.2 四位串行加法器

2.2.1 设计思想

利用四个全加器，每一个全加器对应二进制的一个位数的计算，上一个位数的进位输出接入下一个的进位输入。

2.2.2 实验原理

1）四位串行加法器逻辑图

四位串行加法器逻辑图

2）四位串行加法器真值表（略）

2.2.3 VHDL程序（略）

2.2.4 仿真结果

四位串行加法器功能仿真波形图

2.3 74283：4位先行进位全加器（4-Bit Full Adder）

2.3.1 设计思想

使用74283芯片，CIN=0时，每一个S等于对应A和B以及上一个位的进位相加。

2.3.2 实验原理

1）4位先行进位全加器逻辑图

4位先行进位全加器逻辑图

2）4位先行进位全加器逻辑功能表

2.3.3 VHDL程序（略）

2.3.4 仿真结果

4位先行进位全加器仿真波形图

3.实验总结：

通过本次实验，我对三态门和OC门的逻辑功能有进一步的了解，觉得三态门用在总线传输上，有效而又灵活地控制多组数据在总线上通行，起着交通信号灯的作用，而OC门则可以实现线与的功能。

4.附录（VHDL程序）

4.1 附录1

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

ENTITY f_adder IS

PORT(

x,y,cin : IN STD_LOGIC;

s,cout : OUT STD_LOGIC

);

END ENTITY f_adder;

ARCHITECTURE bhv OF f_adder IS

BEGIN

s<=x XOR y XOR cin;

cout<=(x AND y)OR(x AND cin)OR(y AND cin);

END ARCHITECTURE bhv;