最新集成电路版图设计基础第五章：匹配
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集成电路版图设计基础电阻电容匹配
2021/3/11
压阻效应
16
机械应力 应力梯度
2021/3/11
17
电阻受应力的影响
质心
2021/3/11
失配为：
减小压阻系数，选择低应力材料减少压力梯度，减 小电阻质心间距
18
共质心版图
2021/3/11
匹配器件分成几个相同的部分，摆放 成对称结构，器件的质心位于穿过阵列 的对称轴的交叉点
14.匹配电容远离功率器件
距离功耗250mW以上功率器件200-300um
15.沿芯片对称轴放置精确匹配电容
电容对应力的敏感度小于电阻，在（100）硅上，使阵 列的对称轴与芯片对称轴中一条平行。
49
个人观点供参考，欢迎讨论
CMOS工艺中，正方形电容最佳尺寸在20-50um之间
45
2021/3/11
4.匹配电容相邻摆放
构成宽长比尽可能小的矩形阵列
5.匹配电容置于场氧化层上
氧化层表面不连续会引起电介质发生变化，应远离沟 槽和扩散区边缘
6.匹配电容上极板接高阻节点
电路的高阻节点连接电容的上极板， 比连接到下极板 的寄生电容小，如果衬底噪声严重，在电容下极板 增加阱，连接干净的模拟电压，作为静电屏蔽层。
46
2021/3/11
7.阵列外围增加虚拟电容
虚拟电容可以屏蔽横向静电场，消除刻蚀速率，无需 相同宽度，虚拟电容的两极板连在一起防止静电积 聚
8.对匹配电容进行静电屏蔽
9.交叉耦合电容阵列
通过交叉耦合减小氧化层梯度、应力梯度和热梯度影 响，质心必须对准。
47
2021/3/11
10.考虑与电容相连的导线电容
适当增加电阻宽度，使用串并联
4
集成电路的设计基础
13
版图几何设计规则
N阱设计规则示意图
2019/11/13
《集成电路设计基础》
14
版图几何设计规则
P+、N+有源区相关的设计规则列表
编号 描 述
尺
寸
目的与作用
2.1
P+、N+有源区宽度
3.5
保证器件尺寸，减少窄沟道效
应
2.2
P+、N+有源区间距
3.5
减少寄生效应
2019/11/13
《集成电路设计基础》
2019/11/13
《集成电路设计基础》
9
版图几何设计规则
• 有几种方法可以用来描述设计规则。 其中包括：
＊以微米分辨率来规定的微米规则 ＊以特征尺寸为基准的λ规则
2019/11/13
《集成电路设计基础》
10
版图几何设计规则
层次
人们把设计过程抽象成若干易 于处理的概念性版图层次，这些层 次代表线路转换成硅芯片时所必需 的掩模图形。
（4）布线层选择。
2019/11/13
《集成电路设计基础》
38
布线规则
2019/11/13
《集成电路设计基础》
39
5 版图设计及版图验证
版图设计一般包括：
基本元器件版图设计 布局和布线 版图分析与检验
2019/11/13
《集成电路设计基础》
40
版图设计及版图验证
版图的构成
版图由多种基本的几何图形所构成。 常见的几何图形有：
《集成电路设计基础》
49
半定制标准单元示意图
抽象图是把版图中与布局布线有关的图 形信息抽出来而删去其他信息所形成的 图形。 其中包括：单元的边界、电源线、地线、 N阱、硅栅、输入/输出的脚（PIN）等以 及其他必要的信息。
集成电路版图设计基础第5章：匹配
basics of ic layout design
13
匹配方法 之二：交叉法 interdigitating device 之二：
两组电阻指状交叉排列
将其指状交叉匹配 指状交叉部件的布线
school of phye basics of ic layout design 14
匹配方法 之二：交叉法 interdigitating device 之二：
Here the dummies are shorted transistors. Remember their parasitic contribution!?
school of phye
basics of ic layout design
22
匹配方法 之三：虚设器件 dummy device 之三：
• 另外一种情况就是当你需要这些器件高度匹配的时候, , 也可以在 四周都布满虚拟器件, 四周都布满虚拟器件 防止在四边的过度腐蚀, 以保证每个器件的 每个器件的 周围环境都一致。 占用很大的面积,采用 周围环境都一致 其缺点就是这种方法会占用很大的面积 占用很大的面积 时应多多考虑实际项目的需要。
集成电路版图设计基础
basics of IC layout design
instructor: jianghao e-mail:jianghao@
第五章 匹配 • 匹配规则 • 简单匹配 • 匹配方法
school of phye
basics of ic layout design
cross-guad your device pairs.
school of phye
basics of ic layout design
4
版图的匹配和抗干扰设计
i 1
N
i
s
1 2 i m N 1 i 1
N
匹配设计
• 称均值mδ为系统失配 • 称方差sδ为随机失配 • 失配的分布： • 3δ失配：
| mδ |+3 sδ 概率99.7%
匹配设计
• 失配的原因
– 随机失配：尺寸、掺杂、氧化层厚度等影响元 件值的参量的微观波动(fluctuation)
匹配设计
• 晶体管匹配：主要关心元件之间栅源电压 （差分对）和漏极电流（电流镜）的偏差
– 栅源电压失配为：
k VGS Vt Vgs1 2k 2 – 漏极电流失配为：
2Vt I D 2 k2 1 I D1 k1 Vgs1
ΔVt, Δk为元件间的阈 值电压和跨导之差， Vgs1为第1个元件的有 效栅电压，k1, k2为两 个元件的跨导
• 降低系统失配的例子
– 一维公用重心设计 – 二维公用重心设计
匹配设计
• 降低系统失配的例子
– 单元整数比(R1:R2=1:1.5) – 均匀分布和公用重心 – Dymmy元件
R1 R2 R1 R2 R1
dummy R1 R2
R2 dummy
匹配设计
• 降低系统失配的例子
– 单元整数比(8:1) – 加dummy元件 – 公用重心布局 – 问题：布线困难，布线 寄生电容影响精度
15Ω
4u
匹配设计
• 系统失配例子 ——电容
假设对poly2的刻蚀 工艺偏差是0.1um， 两个电容的面积分 别是(10.1)2和(20.1)2， 则系统失配约为 1.1%
20um 20um
10um 10um
匹配设计
《微电子与集成电路设计导论》第五章 集成电路基础
图5.2.10 与非门电路
图5.2.11-5.2.14 电路图
图5.2.15 与非门输出响应
当A、B取不同组合的 逻辑电平时，与非门 电路的输出响应如图 5.2.15所示。
2. 或非门电路
A=0,B=0
A=0,B=1
A=1,B=0
A=1,B=1
图5.2.16 或非门电路
图5.2.17-5.2.20 A=0，B=0时的电路图
性能指标：除增益和速度外，功耗、电源电压、线性度、噪声和最大 电压摆幅等也是放大器的重要指标。此外，放大器的输入输出阻抗将 决定其应如何与前级和后级电路进行相互配合。在实际中，这些参数 几乎都会相互牵制，一般称为“八边形法则”，茹右下图所示。
➢ 增益：输出量Xout与输入量Xin的比值
➢ 带宽：指放大器的小信号带宽。
特性参数相同，当电压翻转上升时，漏极电流
ID
Kn
W L
Vin
VTN
2
0
I
Imax
即一周期的平均电流
Imean
1 6
Kn
W L
1 VDD
VDD VTN
3
Tclk
综上，短路功耗最终为
Psc VDDImean
CMOS逻辑门电路
1.与非门电路
A=0,B=0
A=0,B=1
A=1,B=0
A=1,B=1
许的临界电平和理想逻辑电平之间的范围为 CMOS电路的直流噪声容限，定义为
VNH VOH VIH
VNL VIL VOL
图5.2.6 极限输出电平定义的噪声容限
（2）极限输出电平定义的噪声容限 根据实际工作确定所允许的最低的输出
高电平VOHmin，它所对应的输入电平定义为 关门电平VOFF；给定允许的最高的输出低电 平VOLmax，它所对应的输入电平定义为开门 电平VON。开门电平和关门电平与CMOS电 路的理想输入逻辑电平之间的范围就是 CMOS电路的噪声容限。如左图所示是反相 器的噪声容限 输入高电平噪声容限：
集成电路版图设计
02 集成电路版图设计基础
CHAPTER
电路设计基础
01
模拟电路设计
02
运算放大器
03
比较器
04
触发器
电路设计基础
01
数字电路设计
02
组合逻辑电路
时序逻辑电路
03
04
可编程逻辑电 路
版图设计基础
版图编辑软件 ICEDrawer
版图设计基础
01
Laker
02
P甩 Pro
版图设计规则
03
版图设计基础
管的形状和尺寸等。
案例二：低功耗模拟电路版图设计
总结词
通过优化模拟电路的版图设计，实现低功耗的目的， 以满足便携式电子设备和物联网等领域的需求。
详细描述
低功耗模拟电路版图设计需要考虑模拟电路的性能和 功耗等方面，同时还需要考虑噪声和失真等方面的因 素。为了实现低功耗的设计，需要采用优化的版图设 计方法，如使用低阻抗的走线、优化晶体管的形状和 尺寸等。
3
antenna effect simulation
物理验证基础 01
P/R/O/L/C分析
热学参数分析（T）
03
02
电学参数分析（P/R/O）
电磁兼容性分析（EMC）
04
03 集成电路版图设计技术
CHAPTER
逻辑电路版图设计
逻辑电路
逻辑电路是实现逻辑运算和逻辑控制的电路，分为组合逻 辑电路和时序逻辑电路。在版图设计中，需要考虑到电路 的复杂性、功耗、速度等因素。
提高芯片的可测试性。
可制造性版图设计实践
符合制造规范
遵循制造规范和流程，确保版图设计具有良好的可制 造性。
集成电路模拟版图设计基础
GND
电路图
版图
第一部分：了解版图
2. 版图的意义： 3. 1）集成电路掩膜版图设计师实现集成电路制造
所必不可少的设计环节，它不仅关系到集成电路 的功能是否正确，而且也会极大程度地影响集成 电路的性能、成本与功耗。 4. 2）它需要设计者具有电路系统原理与工艺制造 方面的基本知识，设计出一套符合设计规则的 “正确”版图也许并不困难，但是设计出最大程 度体现高性能、低功耗、低成本、能实际可靠工 作的芯片版图缺不是一朝一夕能学会的本事。
第四部分：版图设计艺术
6）保证对称性 6.1 轴对称的布局 6.2 四角交叉布局 6.2.1 缓解热梯度效应和工艺梯度效应的影响 6.2.2 连线时也要注意对称性 同一层金属 同样多的瞳孔 同样长的金属线 6.3 器件之间、模块之间，尽量让所有东西布局对称 7）信号线匹配 7.1 差分信号线，彼此靠近，相同长度 7.2 寄生效应相同，延迟时间常数相同，信号上升下降时间相同 8）器件尺寸的选择 8.1 相同的宽度 8.2 尺寸大些 8.2.1 工艺刻蚀偏差所占的比例小些
2.1器件 2.1.2 电阻 选择合适的类型，由电阻阻值、方块电
阻值，确定 W、L；R=L/W*R0
电阻类型
电阻版图
第二部分：版图设计基础
2.1器件 2.1.3 电容
1) 电容值计算C=L*W*C0 2) 电容分类：
poly电容 MIM电容 基于单位面积电容值 MOS电容 源漏接地，基于栅电容， C=W*L*Cox
IC模拟版图设计
第三部分：版图的准备 必要文件 设计规则 DRC文件 LVS文件
第三部分：版图的准备
1. 必要文件 PDK *.tf display.drf DRC LVS cds.lib .cdsenv .cdsinit
集成电路版图基础
DRC文件
第三部分：版图的准备
4. LVS文件
4.1 LVS: layout versus schematic， 用来进行版图与电路 图对比。 4.2 我们通常使用calibre 这个 工具来进行lvs 检查， 根据run 出来的错误提 示去改正版图，最后 清掉所有的lvs错误。
第三部分：版图的准备
第四部分：版图设计艺术
1.
模拟电路和数字电路的首要目标
模拟电路关注的是功能 1) 电路性能、匹配、速度等 2) 没有EDA软件能全自动实现，所以需要手工处理 数字电路关注的是面积 1) 什么都是最小化 2) Astro、appollo等自动布局布线工具
PMOS版图
第二部分：版图设计基础
以TSMC ,CMOS ,P型衬底单 Nwell工艺为例：NMOS的版 图包括以下层次的图形： NIMP (N+注入) DIFF（有源区） Poly （栅） CONT（过孔） Metal1 （金属） 以TSMC ,CMOS ,P型衬底单 Nwell工艺为例：PMOS的版 图包括以下层次的图形： Nwell （N阱） PIMP (P+注入) DIFF（有源区） Poly （栅） CONT（过孔） Metal1 （金属）
4.3 lvs command file 的设定： 1) 根据你的工艺以及需 求选择你所需要的验 证检查。 2) 选择用命令界面运行 LVS，定义查看LVS报 告文件及LVS报错个 数。
定义金 属层数 关闭ERC 检查
用命令跑 LVS的方式
LVS COMPARE CASE NAMES SOURCE CASE YES LAYOUT CASE YES
IC模拟版图设计
目录
第一部分：了解版图
版图的匹配和抗干扰设计
偏置
参考
抗干扰设计
• 加滤波电容
– 电源线上和版图空余地 方可填加MOS电容进行 电源滤波 – 对模拟电路中的偏置电 压和参考电压加多晶电 容进行滤波 MOS CAP
P-P CAP
• 刻蚀速率与刻蚀窗的大小有关，导致隔离大的多 晶宽度小于隔离小的多晶宽度 均与周围环境有关 • 同类型扩散区相邻则相互增强，异类型相邻则相 互减弱
匹配设计
• 系统失配
– 梯度效应
• 压力、温度、氧化层厚度的梯度问题，元件间的 差异取决于梯度和距离
匹配设计
• 系统失配例子 ——电阻
– 电阻设计值之为2：1 – 由于poly2刻蚀速度的偏差， 假设其宽度偏差为0.1u，则会 带来约2.4%的失配 – 接触孔和接头处的poly电阻， 将会带来约1.2%的失配；对 于小电阻，失配会变大 R=R□•(Leff)/(Weff) R□=996欧姆 Wp = 0.1u 5u 2u
• 随机失配可通过选择合适的元件值和尺寸来减小
– 系统失配：工艺偏差，接触孔电阻，扩散区相 互影响，机械压力，温度梯度等
• 系统失配可通过版图设计技术来降低
匹配设计
• 随机统计波动 (Fluctuations)
– 周围波动(peripheral fluctuations)
• 发生在元件的边沿 • 失配随周长的增大而减小
Analog Power Digital Analog Digital Power
抗干扰设计
• 电容的屏蔽
电路中的高阻接 点接上极板，以 减小寄生和屏蔽 干扰；电容下面 用接地的阱来屏 蔽衬底噪声 此地应为“干净” 地！可独立接出， 不与其他电路共享
CAP
抗干扰设计
• 敏感信号线的屏蔽
第5章集成电路版图设计
2013-6-27
2013-6-27
N阱设计规则
编号
1.1 1.2 1.3 1.4
描
述
尺寸
(μm )
目的与作用
保证光刻精度和器件尺 寸 防止不同电位阱间干扰 保证N阱四周的场注N区 环的尺寸 减少闩锁效应
N阱最小宽度 N阱最小间距 N阱内N阱覆 盖P+ N阱到N阱外 N+距离
10.0 10.0 2.0 8.0
2013-6-27
（2） 防止A1条开路的主要方法是尽少通过氧化层台阶。 如果必须跨过台阶，则采取减少台阶高度和坡度的办 法。例如对于厚氧化层上的引线孔做尺寸大小不同的 两次光刻（先刻大孔，再刻小孔），以减小台阶坡度， 如图所示。
2013-6-27
（3） 为防止A1条电流密度过大造成的电迁移失 效 ， 要 求 设 计 时 通 过 A1 条 的 电 流 密 度 J＜ 2×105A/cm2（即2mA/μ m2），A1条要有一定的 宽度和厚度。 （4） 对多层金属布线，版图设计中布线层数及 层与层之间通道应尽可能少。
2013-6-27
5.2 版图几何设计规则
版图设计规则：是指为了保证电路的功能和一定 的成品率而提出的一组最小尺寸，如最小线宽、 最小可开孔、线条之间的最小间距、最小套刻间 距等。 设计规则反映了性能和成品率之间可能的最好的 折衷。规则越保守，能工作的电路就越多(即成品 率越高)；然而，规则越富有进取性，则电路性能 改进的可能性也越大，这种改进可能是以牺牲成 品率为代价的。 描述几何设计规则的方法：微米规则和λ 规则。
PSG
Pad
MET5
MVIA4
IMD4
MET4
MVIA3
IMD3
MET3
2019集成电路原理课件-MOS集成电路的版图设计.ppt
（3）诱发寄生可控硅触发的三个因素： • T1、T2管的值乘积大于1，即npnpnp>1。 • T1、T2管EB结均为正向偏置。 • 电源提供的电流维持电流IH。
（4）诱发闩锁的外界条件： 射线瞬间照射，强电场感应，电源电压过冲，跳变电压，
环境温度剧变，电源电压突然增大等。
2、防止闩锁的措施 A.版图设计和工艺上的防闩锁措施
Cm=(1+KV)CGD，KV为电压放大系数。
5.1.3 寄生沟道
图5-4 寄生沟道形成示意图
场开启
——当互连跨过场氧区时，如果互连电位足够高，可能使场区 表面反型，形成寄生沟道，使本不应连通的有源区导通，造成 工作电流泄漏，使器件电路性能变差，乃至失效。
预防措施： （1）增厚场氧厚度t’OX，使V’TF，但需要增长场氧时间，对前 部工序有影响，并将造成台阶陡峭，不利于布线。 （2）对场区进行同型注入，提高衬底浓度，使V’TF。但注意 注入剂量不宜过高，以防止某些寄生电容增大，和击穿电压的 下降。 （3）版图设计时，尽量把可能产生寄生MOS管的扩散区间距 拉大，以使W/L，ron，但这样将使芯片面积，集成度。
• 使T1、T2的，npnpnp«1。工艺上采取背面掺金，中 子辐射电子辐照等降低少子寿命。
• 减少RS、RW使其远小于Ren、Rep。 • 版图中加保护环，伪集电极保护结构，内部区域与外围分割 • 增多电源、地接触孔的数目，加粗电源线、地线对电源、地
接触孔进行合理布局，减小有害的电位梯度。 • 输入输出保护。 • 采用重掺杂衬底上的外延层，阱下加p+埋层。 • 制备“逆向阱”结构。 • 采用深槽隔离技术。
B. 器件外部的保护措施 • 电源并接稳压管。 • 低频时加限流电阻（使电源电流<30mA） • 尽量减小电路中的电容值。（一般C<0.01F）
集成电路版图基础.pdf
实例：反向器
由一个NMOS，一个PMOS组成， 先画出两个正确尺寸的mos版图， 然后对mos的四端进行连线。
第二部分：版图设计基础
2.1.2 电阻
根据电路选择的电阻类型(ppolyf_s)、电阻的W/L值来画版图，相对应的电 阻类型应当由哪些层的图形组成，这个参照厂家提供的design rule。
1）集成电路掩膜版图设计是实现集成电路制造所必不 可少的设计环节，它不仅关系到集成电路的功能是 否正确，而且也会极大程度地影响集成电路的性能、 成本与功耗。
2）它需要设计者具有电路系统原理与工艺制造方面的 基本知识，设计出一套符合设计规则的“正确”版 图也许并不困难，但是设计出最大程度体现高性能、 低功耗、低成本、能实际可靠工作的芯片版图缺不 是一朝一夕能学会的本事。
第二部分：版图设计基础
4) 打开cell a--工作区和层次显示器
电路转换为选定工艺的版图，版图设计完成后，将版图的数据发 给foundry，foundry收到数据后按照数据制作掩膜版（mask）， mask上的图形就代表了最终在芯片加工上需要保留或者需要刻蚀 掉的位置。
VDD
3u/0.18u
IN
OUT
1u/0.18u
GND
电路图
版图
第一部分：了解版图
3. 版图的意义：
第四部分：版图的艺术（这个作为后期目标，暂作了解）
1. 模拟版图和数字版图的首要目标 2. 匹配 3. 寄生效应 4. 噪声 5. 布局规划 6. ESD 7. 封装
IC模拟版图设计
第一部分：了解版图
1. 芯片是怎么来的 2. 版图的定义 3. 版图的意义 4. 版图的工具 5. 版图的设计流程
1) 启动软件
使用Xmanager登陆linux服务器
由一个NMOS，一个PMOS组成， 先画出两个正确尺寸的mos版图， 然后对mos的四端进行连线。
第二部分：版图设计基础
2.1.2 电阻
根据电路选择的电阻类型(ppolyf_s)、电阻的W/L值来画版图，相对应的电 阻类型应当由哪些层的图形组成，这个参照厂家提供的design rule。
1）集成电路掩膜版图设计是实现集成电路制造所必不 可少的设计环节，它不仅关系到集成电路的功能是 否正确，而且也会极大程度地影响集成电路的性能、 成本与功耗。
2）它需要设计者具有电路系统原理与工艺制造方面的 基本知识，设计出一套符合设计规则的“正确”版 图也许并不困难，但是设计出最大程度体现高性能、 低功耗、低成本、能实际可靠工作的芯片版图缺不 是一朝一夕能学会的本事。
第二部分：版图设计基础
4) 打开cell a--工作区和层次显示器
电路转换为选定工艺的版图，版图设计完成后，将版图的数据发 给foundry，foundry收到数据后按照数据制作掩膜版（mask）， mask上的图形就代表了最终在芯片加工上需要保留或者需要刻蚀 掉的位置。
VDD
3u/0.18u
IN
OUT
1u/0.18u
GND
电路图
版图
第一部分：了解版图
3. 版图的意义：
第四部分：版图的艺术（这个作为后期目标，暂作了解）
1. 模拟版图和数字版图的首要目标 2. 匹配 3. 寄生效应 4. 噪声 5. 布局规划 6. ESD 7. 封装
IC模拟版图设计
第一部分：了解版图
1. 芯片是怎么来的 2. 版图的定义 3. 版图的意义 4. 版图的工具 5. 版图的设计流程
1) 启动软件
使用Xmanager登陆linux服务器
《集成电路版图设计》课件(第五章)
二、模块的布局
宏模块（模拟） 数字标准单元模块
D508项目基于标准 单元的版图设计
D508项目基于标准 单元的版图设计
第二部分、 D508项目电源/地线的规划
一、电源/地线规划的普遍原则
D508项目基于标准 单元的版图设计
4、启动 ASTRO工具
D508项目基于标准 单元的版图设计
5、标准单元库的准备
D508项目基于标准 单元的版图设计
抽取
6、新建宏模块单元库mac
D508项目基于标准 单元的版图设计
7、新建逻辑库单元sch 8、新建布线库apo
specparam CDS_LIBNAME = "SCH2028_mod"; specparam CDS_CELLNAME = "V2028A_apo"; specparam CDS_VIEWNAME = "schematic"; endspecify
3、版图数据准备
D508项目基于标准 单元的版图设计
D508项目基于标准 单元的版图设计
9、布局
D508项目基于标准 单元的版图设计
10、布线
D508项目基于标准 单元的版图设计
实训 实训一
实训二
1）了解芯片电源和地压焊点个数 1）准备D508项目的逻辑以及布线网表；
的选择原则；
2）启动Astro，熟悉该工具的每一个、每一
布线。
D508项目基于标准 单元的版图设计
第三部分、 D508项目时钟信号线的规划
一、时钟网络的构架
D508项目基于标准 单元的版图设计
集成电路版图设计基础第五章：匹配
• 把器件围绕一个公共的中心点放臵称为共心布臵，甚至把器件在 一条直线上对称放臵也可以看作共心技术。 • 现有的集成工艺中, 共心技术可以降低热梯度或工艺存在的线性 梯度。热梯度是由芯片上面的一个发热点产生的,它会引起其周围 的器件的电气特性发生变化。离发热点远的器件要比离发热点近 的器件影响要小。共心技术使热的梯度影响在器件之间的分布比 较均衡。
school of phye
basics of ic layout design
11
匹配方法 之二：交叉法 interdigitating device
• 通常在电路中有些大堆部件都必须与一个给定的器件匹配，这个 器件称为定义部件（图5-5，P104）。
school of phye
basics of ic layout design
• Also use dummy poly strips to minimize mismatch induced by etch undercutting during fab. And these widths of dummy gates can be shorter than the actual gates.
• analog transistors often have a large W/L ratio. • Interdigitization can be used in a multiple transistor circuit layout to distribute process gradients across the circuit. This improves matching. • two matched transistors with one node in common: ★ split them in an equal part of fingers (for example 4) ★ interdigitate the 8 elements: AABBAABB or ABBAABBA
school of phye
basics of ic layout design
11
匹配方法 之二：交叉法 interdigitating device
• 通常在电路中有些大堆部件都必须与一个给定的器件匹配，这个 器件称为定义部件（图5-5，P104）。
school of phye
basics of ic layout design
• Also use dummy poly strips to minimize mismatch induced by etch undercutting during fab. And these widths of dummy gates can be shorter than the actual gates.
• analog transistors often have a large W/L ratio. • Interdigitization can be used in a multiple transistor circuit layout to distribute process gradients across the circuit. This improves matching. • two matched transistors with one node in common: ★ split them in an equal part of fingers (for example 4) ★ interdigitate the 8 elements: AABBAABB or ABBAABBA
集成电路模拟版图设计基础
版图的意义：
3.
版图的工具：
– Cadence
Virtuoso Dracula Assura Diva
– Mentor
calibre
– Spring soft
laker
第一部分：了解版图
熟悉所需文件
工艺厂商提 供：.tf .display Design rule 、DRC LVS 文件、 PDK、ESD文件、金属阻 值文件
NMOS版图
2.1 器件
2.1.1 MOS管 1) NMOS管
以TSMC，CMOS，N单阱工艺 为例 PMOS管，做在N阱中，沟道为 N型，源漏为P型
2) 包括层次：
NWELL，N阱 PIMP，P+注入 DIFF，有源区 Poly，栅 M1，金属 CONT，过孔
3) MOS管的宽长确
• 频率多少？ • 低寄生参数节 点？
用的？
电流多大？ • 大电流在哪里？
• 认出节点 有块？
• 认出其他模块
• 认出远处部件
还有其他什么吗？
• 器件布置分面 的考虑？ • 金属选择？
• 隔离要求？
3. 匹配 3.1 中心思想：
第一部分：了解版图
1. 2. 3. 4. 版图的定义 版图的意义 版图的工具 版图的设计流程
第二部分：版图设计基础
1. 2. 3. 4. 5. 认识版图 版图组成两大部件 版图编辑器 电路图编辑器 了解工艺厂商
第三部分：版图的准备
1. 2. 3. 4. 必要文件 设计规则 DRC文件 LVS文件
版图是电路图的反映，有两大组成部分
MOS管 电阻 电容 三极管（省略） 二极管（省略） 电感（省略）
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keep everything in symmetry.
• 之九：使差分布线一致。
make differentiLeabharlann l logic identical.
school of phye
basics of ic layout design
4
匹配规则
• 之 十：使器件宽度一致。
match device widths.
• 之六：四方交叉成对器件。
cross-guad your device pairs.
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3
匹配规则
• 之七：使布线上的寄生参数匹配。
match the parasitics on your wiring.
• 之八：使每一样东西都对称。
mask designer are not phychic.
• 之十四：注意临近的器件。
watch the neighbors.
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basics of ic layout design
6
简单匹配 - matching single transistor
• regular (rectangular shape)
• 之十一：采用尺寸较大的器件。
go large.
• 之十二：总是与电路设计者交流。
always communicate with your circuit designer.
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5
匹配规则
• 之十三：掩模设计者不会心灵感应。
choose a middle value for a root component.
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basics of ic layout design
2
匹配规则
• 之四：采用指状交叉方式。
interdigitate.
• 之五：用虚设器件包围起来。
surround yourself with dummies.
• 就CMOS晶体管而言，对其特性影响最大的参数是栅长和栅宽。
• 在工艺中采用的某些刻蚀方法常常在一个方向上刻蚀得快些。这 样发生在一个晶体管宽度上的刻蚀误差将出现在另一个晶体管的 长度上。
20X2
画版图时匹配
20X2
19.8X2.5
制造时不匹配
20.5X1.8
20
2
19.8
1.8
20
2
20.5
2.5
集成电路版图设计基础第五 章：匹配
匹配规则
• 之一：把匹配器件相互靠近放置。
place matched devices close to each other.
• 之二：使器件保持同一方向。
keep devices in the same orientation.
• 之三：选择一个中间值作为根部件。
12
匹配方法 之二：交叉法 interdigitating device
两组电阻指状交叉排列
将其指状交叉匹配
指状交叉部件的布线
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13
匹配方法
之二：交叉法 interdigitating device
• Interdigitize large aspect ratio devices to reduce source/drain depletion capacitance. Using an even number (n) of gate fingers can reduce Cdb, Csb to onehalf or (n+2)/2n depending on source/drain designation.
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11
匹配方法
之二：交叉法 interdigitating device
• 通常在电路中有些大堆部件都必须与一个给定的器件匹配，这个 器件称为定义部件（图5-5，P104）。
school of phye
basics of ic layout design
• 匹配分为横向匹配、 纵向匹配和中心匹配。实现匹配 有三个要点需要考虑:
需要匹配的器件彼此靠近 注意周围器件 保持匹配器件方向一致
遵守这 3条基本原则, 就可以很好的实现匹配。
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9
匹配方法
之一：根器件方法 root device method
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8
匹配方法
• 当集成电路产业刚刚起步的时候,制造工业仍然相对落 后。即使你将两个需要匹配的器件放的很近, 我们也仍 然无法保证它们的一致性。 现在虽然制造工艺越来越 精确,但是匹配问题的研究从来就没有停止过, 相反地, 匹配问题显得日益突出和重要。
• parallel elements
• Possibly, the current flowing in the same direction.
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7
简单匹配 - asymmetry due to fabrication
我们不希望看到的。
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10
匹配方法
之一：根器件方法 root device method
• 采用根部件的最好方法是找出一个中间值,例如用 1 K Ω 的电阻
作为值将电阻串联和并联起来。这种方法节省了接触电阻的总数 使其所占的比例减少, 面积也许会减少，因为电阻之间的间隙数 少了，现在占主导地位的是电阻器件本身的薄层电阻，而非接触 电阻。 • 利用根部件时, 如果所有的电阻尺寸一样, 形状一样, 方向一致而 且相互靠近, 那么就可以得到一个很好的匹配。
• 根部件，在这里指这样一个电阻，可以根据这一个电阻设计出所 有其他的电阻。
• 用最小的电阻作为根器件,这样的选择当然也可以实现我们需要的 匹配, 但同时我们却忽略了另外一个问题,那就是像 2 K Ω 这样 的电阻如果用 2 5 0 Ω 做根器件, 那么就需要 8个根器件串联起
来实现, 这就导致了这 8个电阻之间接触电阻也同时加大了,这是
• 之九：使差分布线一致。
make differentiLeabharlann l logic identical.
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匹配规则
• 之 十：使器件宽度一致。
match device widths.
• 之六：四方交叉成对器件。
cross-guad your device pairs.
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匹配规则
• 之七：使布线上的寄生参数匹配。
match the parasitics on your wiring.
• 之八：使每一样东西都对称。
mask designer are not phychic.
• 之十四：注意临近的器件。
watch the neighbors.
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6
简单匹配 - matching single transistor
• regular (rectangular shape)
• 之十一：采用尺寸较大的器件。
go large.
• 之十二：总是与电路设计者交流。
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匹配规则
• 之十三：掩模设计者不会心灵感应。
choose a middle value for a root component.
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匹配规则
• 之四：采用指状交叉方式。
interdigitate.
• 之五：用虚设器件包围起来。
surround yourself with dummies.
• 就CMOS晶体管而言，对其特性影响最大的参数是栅长和栅宽。
• 在工艺中采用的某些刻蚀方法常常在一个方向上刻蚀得快些。这 样发生在一个晶体管宽度上的刻蚀误差将出现在另一个晶体管的 长度上。
20X2
画版图时匹配
20X2
19.8X2.5
制造时不匹配
20.5X1.8
20
2
19.8
1.8
20
2
20.5
2.5
集成电路版图设计基础第五 章：匹配
匹配规则
• 之一：把匹配器件相互靠近放置。
place matched devices close to each other.
• 之二：使器件保持同一方向。
keep devices in the same orientation.
• 之三：选择一个中间值作为根部件。
12
匹配方法 之二：交叉法 interdigitating device
两组电阻指状交叉排列
将其指状交叉匹配
指状交叉部件的布线
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匹配方法
之二：交叉法 interdigitating device
• Interdigitize large aspect ratio devices to reduce source/drain depletion capacitance. Using an even number (n) of gate fingers can reduce Cdb, Csb to onehalf or (n+2)/2n depending on source/drain designation.
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匹配方法
之二：交叉法 interdigitating device
• 通常在电路中有些大堆部件都必须与一个给定的器件匹配，这个 器件称为定义部件（图5-5，P104）。
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basics of ic layout design
• 匹配分为横向匹配、 纵向匹配和中心匹配。实现匹配 有三个要点需要考虑:
需要匹配的器件彼此靠近 注意周围器件 保持匹配器件方向一致
遵守这 3条基本原则, 就可以很好的实现匹配。
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9
匹配方法
之一：根器件方法 root device method
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8
匹配方法
• 当集成电路产业刚刚起步的时候,制造工业仍然相对落 后。即使你将两个需要匹配的器件放的很近, 我们也仍 然无法保证它们的一致性。 现在虽然制造工艺越来越 精确,但是匹配问题的研究从来就没有停止过, 相反地, 匹配问题显得日益突出和重要。
• parallel elements
• Possibly, the current flowing in the same direction.
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简单匹配 - asymmetry due to fabrication
我们不希望看到的。
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10
匹配方法
之一：根器件方法 root device method
• 采用根部件的最好方法是找出一个中间值,例如用 1 K Ω 的电阻
作为值将电阻串联和并联起来。这种方法节省了接触电阻的总数 使其所占的比例减少, 面积也许会减少，因为电阻之间的间隙数 少了，现在占主导地位的是电阻器件本身的薄层电阻，而非接触 电阻。 • 利用根部件时, 如果所有的电阻尺寸一样, 形状一样, 方向一致而 且相互靠近, 那么就可以得到一个很好的匹配。
• 根部件，在这里指这样一个电阻，可以根据这一个电阻设计出所 有其他的电阻。
• 用最小的电阻作为根器件,这样的选择当然也可以实现我们需要的 匹配, 但同时我们却忽略了另外一个问题,那就是像 2 K Ω 这样 的电阻如果用 2 5 0 Ω 做根器件, 那么就需要 8个根器件串联起
来实现, 这就导致了这 8个电阻之间接触电阻也同时加大了,这是