allegro 等长设置的一些做法

Allegro16.6设置等长规则

Allegro16.6等长规则设置（复杂点的）从左至右三个芯片分别为U9 J12 U5红圈里的八根XNET为EBI_D0~EBI_D7，黄圈里的五根XNet为控制线。

U9到U5之间，EBI_D0~EBI_D7、控制线需做等长多出来的八根XNET为EBI_D8~EBI_D15J12到U5之间EBI_D0‐ EBI_D15做等长接下来开始步骤：（设模型、X‐NET就不说啦，坛子里有很多说的挺清楚的）将EBI_D0~EBI_D15设为一个Class，EBI_D将EBI_D0~EBI_D15设PINPAIREBI_D0~EBI_D7设置两组PINPAIREBI_D8~EBI_D15设置一组PINPAIR设EBI_D0 拓扑Set‐Constraint红框中填好点ADD再新增另一个规则点ADD点OK后回到以下界面，FILE‐Update Constraint Manager点是出现两组MGrp，每组下面只出现一对，因为仅对EBI_D0设了规则。

EBI_D0和EBI_D1~D7的拓扑一样的，将刚才生成的ElecCset赋予它们赋予它们的同时，两组MGrp里的PPr也在增多但EBI_D8~D15的拓扑和它们不一样，所以得重新建拓扑设规则省略几步，和之前设的时候一样的点是，可以看到EBI_D8被赋予规则EBI_D8，EBI_D9~D15拓扑与EBI_D8一样的，所以把EBI_D8这一规则分别赋予它们。

目前为止，EBI_D0~D15从U5到J12就做了等长，走线时就有控制进度条显示但是从U5到U9这一段还有几根控制线未加进来找到这几根控制线，add to MatchGroupEBINAND这一MatchGroup里就有这些XNET了。

红色框中选择ALL DRIVERS..红色框中改为0mil：100milU9到U5之间，EBI_D0~EBI_D7、控制线就做好等长啦、这种设等长的方式思路挺清晰的，所以就推荐给大家，或者是给还不会设等长的一点参考。

Allegro 中设置等长规则的通用方法

Allegro中设置等长规则的通用方法在当今高速PCB设计中，一组走线的等长越来越重要。

Allegro为工程师提供了功能强大的Constrain Manager，即约束管理器，工程师可以很方便地进行各种规则的设定，包括等长规则。

在无线时代早前发表的《DDR布线规则与过程》一文中，已经给出了一种设置等长规则的方法，但这种方法具有一定的局限性，一旦某条网络的拓补不符合规律，将出现异常。

本文以朋友设计的EMMC 小卡为例，给出一种相对通用的等长规则设置方法，希望对读者有帮助。

1. 本例中需要实现PCI-e金手指到EMMC芯片等长，包括D0-D7，CLK，CMD这10条网络。

查看各条网络，确认是否存在串联匹配电阻。

本例中，仅在时钟线上存在，如下图的高亮器件。

2. 为串联匹配电阻分配仿真模型，这样做的目的只有一个：建立Xnet。

因为我们要实现的是金手指到达EMMC芯片的引脚等长，所以必须将串联匹配电阻的两端网络视为同一条。

点击Analyze—>Model Assignment，如下图，3. 在16.6版本中会弹出一个对话框，就是一些设计错误，直接点击Ignore Errors下面的“All”，然后再点击“OK”即可，如下图。

4. 勾选右侧Find窗口中的Symbols，如下图。

5. 点击时钟线上的串联匹配电阻R9，会出现Signal Model Assignment的界面，如下图。

6. 点击“Create Model，如下图。

7. 在弹出的Create Device Model对话框中点击“OK”，如下图。

8. 在弹出的Create ESpice Device Model对话框中点击“OK”，如下图。

9. 此时返回Signal Model Assignment界面，发现R9已具备Model，如下图。

10. 点击Show Element快捷按钮，选中EMMC CLK网络，发现已具备Xnet，如下图。

allegro 中关于xnet 的等长设置

Allegro 中关于 XNET 的等长设置近年来，随着科技的不断进步和信息技术的快速发展，人们对于数据传输和网络通讯的需求越来越高。

在这样的背景下，Allegro 这款优秀的软件在 XNET 方面的等长设置备受关注。

下文将针对这一主题展开论述，以便读者更深入地了解这个问题。

一、XNET 简介XNET 是一种用于数据传输和网络通讯的现代化技术，它采用了一系列的协议和标准，可以实现设备之间的信息交换和通讯。

在工业自动化和车辆电子等领域，XNET 扮演着非常重要的角色。

二、Allegro 中的 XNET在 Allegro 中，XNET 技术得到了广泛的应用。

作为高性能的电子设计自动化工具，Allegro 对于 XNET 的支持非常完善，用户可以通过Allegro 对 XNET 进行灵活、高效的配置和管理。

三、等长设置的重要性等长设置在 XNET 技术中起着非常重要的作用。

通过等长设置，可以保证数据在传输过程中不发生失真和变形，确保通讯的质量和可靠性。

合理的等长设置是 XNET 技术中的关键环节，影响着整个系统的性能和稳定性。

四、Allegro 中关于 XNET 的等长设置在 Allegro 中，用户可以通过一系列的操作和设置来对 XNET 进行等长设置。

具体来说，可以从以下几个方面进行配置：1. 等长线路的设计在进行 XNET 的等长设置时，首先需要考虑的是等长线路的设计。

通过合理的布线和线路设计，可以尽量减少信号传输中的时延和失真，保证数据的准确性。

2. 信号调整和校准在 Allegro 中，用户可以对 XNET 的信号进行调整和校准，以确保各个信号的等长性。

通过精确的校准，可以让信号在传输过程中保持稳定和一致，提高通讯的可靠性。

3. 参数优化和实时监控除了静态的等长设置外，Allegro 还提供了参数优化和实时监控的功能。

用户可以根据实际情况对 XNET 进行动态调整，及时发现和处理通讯中的问题，保证系统的稳定运行。

如何在Allegro16.3里设置Xnet并进行等长设置

附件是一篇网上找到的文章，此文详细介绍了如何设置Xnet以及进行等长设置走线。

本人的应用相对更简单，由于不是经常画板子，所以对于如何使用Xnet常常忘记，而本文介绍的相对复杂，为了在每次画板子的时候相对快速的使用Xnet，特记录本人使用Xnet的过程于此。

首先，介绍本人为何要使用Xnet。

本人使用Xnet的场合主要有两种场合，一种是走线路径阻抗匹配，所以走线中串接了一个匹配电阻，如果需要等长，所以要给这一组走线设置Xnet；另一种是高速差分走线以及像Altera的高速Transciever的差分走线一般都需要对高速差分线进行AC耦合，所以每根线上串接了一个0.1uF的电容，而差分走线都需要进行等长，所以需要计算电容两端走线之和来进行等长控制。

如果没有建立Xnet，如图1所示的差分走线的每一根就会分为2段net。

那么在Allegro的约束管理器中进行等长设置的时候需要首先建立差分对（Diff pair），这时候你会发现有图2所示的情况出现。

从图2能发现什么呢？即RX1_T_N和RX2_T_N的“type”是不一样的，显然RX1_T_N的type是net而RX2_T_N 的type是Xnet，也就是在建立差分对约束的时候前者只是约束了一部分，而后者是约束了整根线。

图1 Altera的GXB高速接收通道图2 在Allegro16.3的约束管理器中建立建立差分对根据文章介绍，第一步是要建立Xnet，建立Xnet的过程如下所示第1步，在Allegro的PCB Editor的Analyze菜单下选择SI/EMI Sim->Model Assignment命令，如图3所示图3 启动开始建立Xnet第2步，进去以后会看到如图4所示的界面，由于差分线中串接的是0402封装的0.1uF的电容，所以选择此项。

可以看到此项下包含了所有工程里使用的所有的该类电容，选择你需要建立Xnet的电容，如图5所示。

图4图5第3步，在上述图4，和图5中选择相应的电容，这里是C300,（注意，这里我们事先已经将C301建好了Xnet），然后点击“Create Model”命令进入创建模型界面，如图6所示。

allegro 等长规则设置方法

allegro 等长规则设置方法allegro是一种用于信号处理和控制系统开发的开源信号处理库。

它支持等长规则设置,可以在控制台或命令行中使用。

以下是使用 allegro 等长规则设置的基本步骤:1. 创建等长规则:在 allegro 中,可以使用 `规则` 命令创建等长规则。

`all(get(allele, "值", 0))` 表示计算所有信号值之和,如果结果为 0,则返回 0,否则返回 1。

3. 运行规则:等长规则准备好后,可以使用 `send(allele)` 命令将规则触发。

allegro等长设置总结.doc

对于专业的PCB layoutlay比较复杂PCB就亲自操刀，allegro当时向他们讲解如何操作，于是就准备亲自动手整理一开始之前，如果信号线长度差别较大，对应的延时就会有较大的差别，关于误差值，DDR2BUS CM，进行CM的DDR28BUS选中信号---右键选择create---BUSBUS OK BUSBUSBUSBUS BUS1.BUS SiXplorer…2.3.1Rel Prop Delayrule name From和ToFrom和To.Delta和Tolerance就是误差长度，如0mil和25mil，50mil，信号线和参考基准信号线25milAdd—Apply—OK.CM File---update CM.constraint manager.1.回到CM rule nameBUS name的MGrp2.MGrp的name，右键analyzelength，升序or降序，1.delay tune2.1.BUS中的信号的模型不一样，如MGrp2.BUS rule name建的rule name MGrp 关于XnetXnetXnet1.Analyze>SI/EMI Sim>Model…DC net，直接YesModel2.model Detype value/refdes3.点选create mode…4.okModenameCircuit typeSingle pins116pin，就连着，接着215相当于另一个电阻…pin number之间用空格隔开，如1和1616和22和15之间…net的property Member of XNet:…XnetPin Pair1.在BUS create---pin pairok net pin pair netppr pin pair2.match group MGrp BUS中所有的ppr，右键create...membership3.MGrp就ok4.set target有时，Pin pin type，pin type，pin pair1，Edit>Properties…2，在Find栏位中勾选Pin3，在PCB中选中需要修改Pin Type的Pin4，Edited by Kevin2013/11/10。

allegero设置差分和等长

1,设置差分
要设置的选项包括
GATHER CONTROL 为include
TOLERANCE 为5mil
LINE SPACE MIN 为5mil
PRIMARY GAP 为7Mil PRIMARY WIDTH 为6.1mil NECK GAP 为5mil
2，设置等长
进入ACM ALLEGRO CONSTRAINT MAGANEMT
比如现在要将E_AD1和E_AD2设为等长组，我们先将这两个设为BUS1
首先，将E-AD1和E-AD2选中右键CREATE –BUS
建立BUS1后上面出现了BUS1
然后我们在BUS1下的点E-AD1 E-AD2 右键
这样就出现了一个BUS 和一个等长组MG2 ,
MG右键ANALYZE分析长度
在SCOPE 下设置GLOBAL
DELTA TOLERANCE 设置0mil
右键CHANGE 设置误差范围0mil –到50mil 这里误差范围设成50mil 就是表示大于或小于50mil范围是正确的。

然后右边选定一个目标值
设为目标值。

注意我们加入等长组后，我们分析后下面为变成引脚对的形式。

但是有时候会出现这种情况
有时候我们点分析后，后面不会出现长度报告
这个时候我们要将它们创建成PIN PAIR,比如U-AD0 UAD1 我们要CREATE PIN PAIR之后然后再加入到等长组里面即可。

我们可以在ALLEGRO中EDIT PROPERTITY .点NET
在右边加入BUS这个属性之后就可以在allegro constraint magager 中发现已加入了BUS 或者我们可以直接进入约束管理中加入BUS。

allegro设置差分线和等长的方法

一、设置差分线的方法方法一：1、Logic→Assign Differenttial Pair2、在弹出的对话框里选择需要添加的差分对，点击Add按钮，即可添加方法二：1、Setup→Constraints→Electrical2、选择Net，然后在Objects→Create→Differenttial Pair3、在弹出的对话框里选择需要添加的差分对，点击Create按钮，即可添加设置完差分线对后，需要设置其约束规则，方法如下：1、初始默认的有一个DEFAULT规则，右击DEFAUlT，选择Create→Physical CSet2、弹出一下对话框，在Physical CSet栏写上规则名称，建议根据差分线的阻抗描写，点击OK，这里已经写好，规则名称为：DIFF100，就可以看到多了一行PCS3、设立好规则后就可以在这项规则里设置线宽间距等参数了4、在Net一栏看到有已经设好的差分线，在Referenced physical C Set选项下选择刚刚设好的规则DIFF100*规则设置中各个项目的含义*Line Width（设置基本走线宽度）Min：最小线宽Max：最大线宽，写0相当于无限大Neck（neck模式，一般在间距很小的时候用到）Min Width：最小线宽Max Length：最大线长Differential Pair（差分线设置，单端线可不写）Min Line Spacing：差分对的最小线间距Primary Gap：差分对理想线间距Neck Gap：差分对最小允许线间距(+)T olerance：差分线允许的误差+(-)Tolerance：差分线允许的误差-Vias（过孔选择）BB Via Stagger（设置埋/盲孔的过孔间距）Min：最小间距Max：最大间距AllowPad-Pad Connect：/ Etch：/Ts：/示意图：二、设置等长1、进入规则设置页面Electrical→Net→Routing→Relative Propagation Delay2、选中需要设置等长的网络，右击，选择Create→Match Group3、更改组名称4、设置好后，会显示MGrp，如下图。

allegro等长设置总结.doc

对于专业的PCB layout人员，等长的置自然如家常小菜般常见而对于一些硬程师，由于不常lay比较复杂PCB般，通常又要忙些其他的事情，在一块儿就涉及的比较少了，不熟悉等长的置就显得一点儿也不奇怪了而有时，衡性比，硬程师感觉没必要把一些简单的高速外包，就亲自操刀，时就会遇到各种他们感觉很奇怪的问题曾过几个客户，他们都向请教过一个问题 allegro怎置等长当时向他们讲解如何操作，根据来馈的结果，貌似效果不好于是就准备亲自动手整理一篇相对比较全的等长置文档，希望次碰到客户需求时，篇文档能搞定等长置的问题开始之前，先说一什置等长方面的理论，并没有深入地探究过，只知其然数逻辑中，数据的传输是按规定的时序进行的，信号在传输线有自己的延时，如果信号线长度差别较大，对应的延时就会有较大的差别，时信号间时序可能会紊乱，导芯不能常收发数据简单的说，信号线间的等长控制，就是了时序的配在计中，比较常见的就是信号线和时钟之间的误差关于误差值，再探讨一接来进入题需要控制等长的信号线，绝不是一根，样们可根据情况进行分类处理里 DDR2 例，介绍如何通过BUS来置等长束打开CM，进行电气规置，如图想必个计者，哪些信号应分在一组，自己应心里很清楚在们打开CM的电气规，先进行分组，如的案子，有两 DDR2，就把数据线 8根分一组，然在加组信号的数据锁信号和掩码信号关于BUS的置操作，如图简单说一骤选中信号---右键选择create---接着选择菜单中的BUS 接来会弹一个对话框，如图在BUS栏中填合适的称，点 OK就完了BUS的建如果建BUS ，发现某一个信号或者几个信号漏选了，时再把它们添加进才的BUS就可了如图样会弹对话框，如如就完了BUS的建个人认在里对信号建BUS进行分，显得更加有条理接着置等长规，里先介绍一种比较直接的方法1.选中才建的BUS 称，右键点 SiXplorer…弹如的信号拓扑模型2.在个模型界面，进行置3.弹如的对话框，在其中进行置先选中图 1 指向的按钮 Rel Prop Delay然在rule name处命一个称，From和To，面显示的也有，就是要做等长的信号线的两个点，分别点选择，自动添加到From和To.接来的选择可参考图中所示 Delta和Tolerance就是误差长度，如0mil和25mil，在绕等长时，可把最长的和最短的信号线控制在50mil，信号线和参考基准信号线间的误差都会控制在负25mil 内两个值可根据实际情况来更改最需要的操作分别点 Add—Apply—OK.然就会回到那个模型的界面，在把才置的更新到CM就行了 File---update CM. constraint manager 接来再指定参考基准信号线，就基本完了等长规的置.1.回到CM中，找到才建的rule name，例如图一般情况，会看到一BUS中的信号线都会在个name的MGrp中2.指定参考基准选择MGrp的name，右键analyze一，在右面会看到信号线的长度信号长度那一列最面length，可进行排序，升序or降序，就看喜好了置参考基准如接来就可绕等长了1.启动绕等长的命 delay tune2.相关的参数置，如图基本的置就如述里再说一特殊的情况1. 建模型的特殊情况有时候添加在一个BUS中的信号的模型不一样，如在某信号线加一个测试点，模型就不一样了，时根信号就无法和其他信号共用一个模型，无法时添加到那个MGrp 需要单独建一模型，如图2.和面建BUS模型的过程一样，记得个单独的模型的rule name和先前建的rule name一，样建完，个信号也会添加到相的MGrp关于Xnet的置在置等长时，收发之间可能串接了被动元，如电阻电容电感，时需要先置Xnet，然再置等长当然，也可分前端和端分别绕等长Xnet 置操作如1.点菜单Analyze>SI/EMI Sim>Model…弹来的建议定 DC net，直接Yes 即可然现面的Model 置对话框2.选择要建model的器可直接在板点选要建模型的器，也可在Detype value/refdes中选择3.点选create mode…，弹的对话框置如4.点 ok，确定弹如对话框Modename，默认的没问题就可不用动Circuit type 根据情况选择Single pins 里需要注意一，如1 16相当于一个电阻的两个pin，就连着，接着2 15相当于另一个电阻… 注意不的pin number之间用空格隔开，如1和16之间 16和2之间 2和15之间…置完，查看net的property，会发现多一条 Member of XNet:…置完 Xnet ，等长的置里再介绍一另一种置等长的方法利用Pin Pair 建等长束有时候建器的拓扑模型可能不管用，就可用一1.在BUS中选中信号线，样的右键 create---pin pair，在弹的对话框中，分别选择信号的两个端点，然 ok就可了依次其他net 建pin pair，时net的菜单中会现ppr的东东，就是才建的pin pair，如图2. 建match group MGrp 选中BUS中所有的ppr，右键create...，就不再述漏选的样可用membership来添加3.完，再置一生的MGrp就ok了，如图4.然在set target，完置有时，有些器的Pin没有定 pin type，时需要先定 pin type，然才能置pin pair 其操作如1，点菜单Edit>Properties…2，在Find栏位中勾选Pin3，在PCB中选中需要修改Pin Type的Pin4，在现的对话框中做如图的置Edited by Kevin2013/11/10。

Allegro设置差分线和等长地方法

一、设置差分线的方法方法一：1、Logic→Assign Differenttial Pair2、在弹出的对话框里选择需要添加的差分对，点击Add按钮，即可添加方法二：1、Setup→Constraints→Electrical2、选择Net，然后在Objects→Create→Differenttial Pair3、在弹出的对话框里选择需要添加的差分对，点击Create按钮，即可添加设置完差分线对后，需要设置其约束规则，方法如下：1、初始默认的有一个DEFAULT规则，右击DEFAUlT，选择Create→Physical CSet2、弹出一下对话框，在Physical CSet栏写上规则名称，建议根据差分线的阻抗描写，点击OK，这里已经写好，规则名称为：DIFF100，就可以看到多了一行PCS3、设立好规则后就可以在这项规则里设置线宽间距等参数了4、在Net一栏看到有已经设好的差分线，在Referenced physical C Set选项下选择刚刚设好的规则DIFF100*规则设置中各个项目的含义*Line Width（设置基本走线宽度）Min：最小线宽Max：最大线宽，写0相当于无限大Neck（neck模式，一般在间距很小的时候用到）Min Width：最小线宽Max Length：最大线长Differential Pair（差分线设置，单端线可不写）Min Line Spacing：差分对的最小线间距Primary Gap：差分对理想线间距Neck Gap：差分对最小允许线间距(+)Tolerance：差分线允许的误差+(-)Tolerance：差分线允许的误差-Vias（过孔选择）BB Via Stagger（设置埋/盲孔的过孔间距）Min：最小间距Max：最大间距AllowPad-Pad Connect：/Etch：/Ts：/示意图：二、设置等长1、进入规则设置页面Electrical→Net→Routing→Relative Propagation Delay2、选中需要设置等长的网络，右击，选择Create→Match Group3、更改组名称4、设置好后，会显示MGrp，如下图。

allegro 16.2中如何设置等长线问题

allegro 16.2中如何设置等长线问题找遍了整个网络,百度大妈,GG大婶都问过了,就是没找到如何在allegro16.2中设置等长线,十分郁闷,研究了几个小时,终于在一个角落找到,发到PCB设计网上做了个记念,当然顺便也是要转到这里来的.
在allergo16.2中设置等长线的方法与15.X版本有很大的变化,16.2版本中更为方便与强大.其方法为:
选择”Setup”–>”Constrains”–>”Electrical”,强出Allegro Constraint Manager如图一所示:
图一
这里我们选择”Electrical”栏下的”NET”选项中的”routing->Min/Max Propagation delays”,然后就可以在右侧进行相关设置:如图2
图2
这里可以为每个不同的网络进行设置一个范围.如图所示,我们为部分网络设为了
1166MIL-1168MIL的范围.
其中红色表示当前的走线并不在所设定范围,并将其差值都显示出来,非常直观.
设定好后,保存并返回到布线器中,须要选将线走好后才能进行等长修正:
点选快捷图标或是选择”Route”–>”Delay Tune”对已走好的线进行修正,此时应注意右下角的长度提示,当它为中心那格时绿色表示达到规定
绿色刚好.
超过了中心值,偏长.须要修改.。

Allegro中走线等长设置进阶

Allegro中走线等长设置进阶————————————————————————————————作者：————————————————————————————————日期：在高速电路设计中,走线的等长显得越来越重要,因此设置等长这问题也就产生了,对于简单走线等长在以前文档中都有涉及这里不再复述了,下面内容将给大家介绍一下有关Xnet等长的设置问题, 如现在主板DDR, IDE 等部分设等长问题.注意: 以下设置方法不是公板方式,是我自己摸索的设置方法,所以大家不必效仿,仅供参考! 如果大家有任何其它或简单方法也请分享一下经验!在这之前首先介绍一下一个新个概念Xnet,见下图:我们把连续的几段由无源元件(如电阻,电容或电感)连接的net合称为一段Xnet.大家知道Allegro中有两个常用的走线长度设置,PROPAGATION_DELAY, RELATIVE_ PROPAGATION_DELAY 都只能针对同一Net设置,下面是一个具体案例:现在要求U1 到U2 的走线Net*A + Net*B等长, 误差为+/-20Mil,最简单的方式就是分别设置Net*A等长和Net*B等长,误差各为+/-10Mil, 这样是可以达到要求,不过会加大Layout工程师绕线的难度,因为可能Net*A部分空间比较大有足够的绕线空间,而Net*B部分没有空间绕线,所以就比较难达到要求.如果一种设置能把Net*A与Net*B相加,然后再做等长比对,这样就可以解决问题了, 好的就是Allegro都早为这些问题考虑过了,只要把Net*A 与Net*B设置为一个Xnet问题就解决一半了.下面内容将详细介绍怎样设置Xnet与Xnet等长.第一部分: Xnet设置(下面步骤可能有些简单,不过能达到效果)0, 需要Allegro Export版本或SPECCTRAQuest中设置, 还好大家有Cracked License天下无敌,什么版本都有J1, 开启Allegro Export或SPECCTRAQuest(以下省略,用Allegro简称这两个), Open需要设置Xnet的板子.2, 点击菜单Analyze>SI/EMI Sim>Model…(比正常方式设置Model简单了些)出来的建议定义DC net直接Yes 即可,然后出现下面的Model设置窗体:3, 直接在DevType Value/Refdes 中选择要设定Model 的器件或直接在板子上点选要设置Model的器件;4, 点选Create Model,建立该零件的Model,(如果已经有该零件的Model,并在前面定义,然后Find Model即可,这里主要介绍没有的情况)在出现对话框中选择Create ESpiceDevice model,点击OK5, 出现下面窗体:ModelName: 输入产生Model的名字Circuit type: 选择Type, 电阻,电感或电容Value: 值Single Pin: 各Pin的连接顺序, 中间为空格,这里要注意要看零件的pin的排列,1 2 3 4 5 6 7 8,就是: 1 和2 是一个电阻,其它同理所以如果就是普通电阻电容那就更简单了.Common Pin: 这里不用管它,空着就可以.上面都输入好了就点击OK,完成Model的建立.点击OK退出就可以发现连接该排阻的两边的Net 都有了个Xnet属性,如下图:这样就可以搞定Xnet,很简单吧!下面就开始等长设置吧!第二部分针对Xnet部分的等长设置设置好了Xnet后就可以在Allegro中设置该Xnet的等长了,有两种方法可以设置Xnet的等长.第一种, 使用Edit>Properties定义注意必须使用Pin Pair 才能定义Xnet等长RELATIVE_ PROPAGATION_DELAY= GroupX : G : U1.5 : U2.4 : 0 : 20在没有定义Xnet之前这样定义时会提示错误的其它的和前面的等长设置方法都一样.如果大家觉得这样设置有些麻烦的话,还有一招可以使用,见下面:第二种, Constraint Manager 设置1, 开启Constraint Manager, 点选菜单Setup>Electrical Constraint Spreadsheet或直接点击工具栏出现Constraint Manager 窗体:对于Constraint Manager 的一般使用方法这里不再做详细介绍, 如果用户对这部分不熟悉可以参考其它有关Constraint Manager 使用进行学习.2, 因为我们目的是要设置等长, 所以我们用Relative Propagation Delay这属性, 从左边控制栏中选择Net>Routing>Relative Propagation Delay,3, 在右边就会显示整块板子所有的Net或Xnet,4, 建立需要等长的Pin Pair, 右键点击需要建立Pin Pair 的Xnet选择起始Pin和结束Pin,注意:1, 这里没有先后顺序.2, 如果Pin Pair 的两个Pin Type全是Passive的话不能Creat, 所以这里还需要定义一下Pin的形态, 如:Out put, In put, Bidirectional等下面是介绍如何在Allegro中定义Pin type。

allegro等长设置方法

前言Manager是一交互式平台，在Cadence PCB设计中它是基于对电子表格操作的 Constraints管理高速电气规则的工具，Constraints Manager可以让设计者定义、察看和验证规则并可以利用SigXplorer expert研究电路的拓扑结构和设置对应的约束条件并反馈到Constraints Manager中。

第1章 Constraints Manager界面第2章 Constraints Manager组成1.Object Type Folder：（1）ECSet：在这文件夹可看到你在板中设定的部分规则，如Signal Integrity、Timing、Max/Min Propagation Delays、Relative Propagation Delays等等。

（2）Net：在这文件夹可实现信号的约束条件的操作，如Signal Integrity、Timing、Max/Min Propagation Delays、Relative Propagation Delays、Bus、Pin Pair等。

2.Workbooks：展开Object Type Folder,其下的Workbooks主要有（1）Signal Integrity：信号完整性规则设定；（2）Timing：建立时间等设置；（3）Routing：布线约束规则设定，如阻抗、绝对长度、相对长度等。

3.Worksheet：展开Workbooks，其下都有相应的Worksheet，如Routing下有：Impedance、Max/Min Propagation Delays、Relative Propagation Delays等。

其上三者关系如下：4.Worksheet中Object的层次SystemDesignBus、Diff pairNet、XnetMatch GroupPin pair从上往下优先级递减，即System级别最高，Pin pair级别最低第3章 Constraints Manager常用命令1.Import/Export：规则的导入/导出2.Analysis Modes：分析内容的选择开关3.Select/Deselect：选中/取消选中Bus、Net、Pin pair等4.Expand/Collapse：展开/闭合选中的内容（Bus、Net、Pin pair等）5.Bus Membership：添加Net、Xnet到已有的Bus中6.Match Group Membership：追加Pin pair、Net、Xnet到已有的Match group名中7.Electrical Cset reference：给Bus、Pin pair、Net、Xnet等附上已设定好的规则8.SigXplorer：进入SigXplorer expert界面，研究拓扑结构及定义约束规则第4章使用Constraints Manager必须注意的几个概念1.Pin pair指一对有逻辑连接关系的管脚，通常是驱动与接收间的连接。

Allegro提高篇--多层板和等长设置

Allegro提高篇--多层板和等长设置目录目录 (1)第一章添加钻孔文件.............................................................................. 错误!未定义书签。

1.1 添加钻孔列表............................................................................ 错误!未定义书签。

1.2 生成钻孔文件............................................................................ 错误!未定义书签。

1.3 生成铣刀数据文件.................................................................... 错误!未定义书签。

第二章生成Gerber文件........................................................................ 错误!未定义书签。

2.1 各层文件介绍............................................................................ 错误!未定义书签。

2.2 各层的添加................................................................................ 错误!未定义书签。

2.3 生成Gerber文件...................................................................... 错误!未定义书签。

第三章查看Gerber文件........................................................................ 错误!未定义书签。