八位二进制加法器课程设计
数字电子技术基础八位二进制加法器课程设计报告
方案二:
相较于上一方案，本方案将码转换器放置在八位二进制加法器输出处，即先进行两组八位二进制数的加法运算，再将输出的九位二进制和数信号转换为三位十进制BCD码信号。将三位十进制加数与被加数直接输入到BCD码加法器进行运算，输出BCD码和数信号。两组和数信号共用一组数码管进行显示输出。
该方案相比上一方案，虽然增加了一个加法器，增加了元件的使用，但是由于八位二进制加法器输出端为九位，所以在向十进制BCD码转换是大大减少了元件的使用，整体来说在元件节约上更加优秀。
出现的问题：在两组电路共用一组数码管显示输出时，用Multisim软件进行仿真模拟运行码转换器后面部分出现了问题，预想解决方法为在输出端输入转换开关，但是所需元件太多，而且在使用时操作太麻烦，所以我们经过讨论，修改了此方案，得出方案三。
一位8421BCD码加法器电路图
1.3 三位8421BCD码加法器电路
三位8421BCD码加法器是基于一位8421BCD码的加法器的原理上连接的，十进制数的个位相加大于9，则8421BCD码的加法器就向下一级产生一个进位，输出为1，如没有输出为0，这样我们就可以通过三位串行进位加法器进行加法计算。
三位8421BCD码加法器电路图
综合各个方面的，我们可以选择超前进位加法器来设计电路。
3、系统框图
4、工作原理
当输入十进制数的时候，8421BCD码编码器先开始工作，编码器先将十进制数转换成四位二进制数，输出的四位二进制数直接到达8421BCD码加法器的输入端，我们可以使用
EDA实验六8位二进制全加法器的设计说明
《电子设计自动化》实验报告实验六实验名称：8位二进制全加法器的设计专业及班级：姓名：学号：一、实验目的：1.掌握VHDL语言的基本结构。
2.掌握全加器原理,能进行多位加法器的设计。
3.掌握VHDL语言的基本描述语句特别是元件例化语句的使用方法。
二、实验内容设计并实现一个由两个4位二进制并行加法器级联而成的8位二进制并行加法器。
要求编写4位加法器的VHDL语言程序,顶层8位加法器的设计要求利用元件例化语句进行设计,并利用开发工具软件对其进行编译和仿真,最后通过实验开发系统对其进行硬件验证。
三、实验步骤〔附源代码及仿真结果图：1.根据4位二进制加法器的原理,利用VHDL语言的基本描述语句编写出4位加法器的VHDL语言程序。
--ADDER4B.VHDLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY ADDER4B ISPORT< C4: IN STD_LOGIC;A4: IN STD_LOGIC_VECTOR<3 DOWNTO 0>;B4: IN STD_LOGIC_VECTOR<3 DOWNTO 0>;S4: OUT STD_LOGIC_VECTOR<3 DOWNTO 0>;CO4: OUT STD_LOGIC>;END ENTITY ADDER4B;ARCHITECTURE ART OF ADDER4B ISSIGNAL S5:STD_LOGIC_VECTOR<4 DOWNTO 0>;SIGNAL A5,B5:STD_LOGIC_VECTOR<4 DOWNTO 0>;BEGINA5<='0'& A4;B5<='0'& B4;S5<=A5+B5+C4;S4<=S5<3 DOWNTO 0>;CO4<=S5<4>;END ARCHITECTURE ART;2.对所设计的4位二进制加法器的VHDL程序进行编译,然后对其进行仿真,初步验证程序设计的正确性。
8位二进制加法计算器
一：本实验设计的是一个8为二进制加法计算器，其功能就是对两个八位的二进制数执行加法运算，并可以异步清零。
二：电路可划分为三部分：半加器、全加器和复位电路。
1、半加器:真值表a b so co0 0 0 00 1 1 01 0 1 01 1 0 1电路图2全加器：由半加器和或门组成电路图3复位电路：复位电路通过en控制，当en为‘1’时，执行加法运算，输出正确的值，当en为‘0’时，输输出及结果为全0.三：实验波形仿真和VHDL1、仿真图：2、VHDL代码1)半加器h_adder：library ieee;use ieee.std_logic_1164.all;entity h_adder isport (a,b :in std_logic;co,so :out std_logic);end entity h_adder;architecture fh1 of h_adder isbeginso <= not(a xor (not b));co <= a and b ; end architecture fh1;2)或门or2a：library ieee;use ieee.std_logic_1164.all;entity or2a isport (a,b :in std_logic;c: out std_logic);end entity or2a;architecture one of or2a isbeginc <= a or b ;end architecture one;3)全加器f_adder：library ieee;use ieee.std_logic_1164.all;entity f_adder isport (ain,bin,cin:in std_logic;cout,sum:out std_logic);end entity f_adder;architecture fd1 of f_adder iscomponent h_adderport (a,b :in std_logic;co,so :out std_logic);end component;component or2aport (a,b :in std_logic;c: out std_logic);end component;signal d,e,f: std_logic;beginu1:h_adder port map(a=>ain,b=>bin,co=>d,so=>e);u2:h_adder port map(a=>e,b=>cin,co=>f,so=>sum);u3: or2a port map(a=>d,b=>f,c=>cout);end architecture fd1;4)与门and2a：library ieee;use ieee.std_logic_1164.all;entity and2a isport (a,b :in std_logic;c: out std_logic);end entity and2a;architecture one of and2a isbeginc <= a and b ;end architecture one;5)顶层设计文件library ieee;use ieee.std_logic_1164.all;entity zong isport (a1,a2,a3,a4,a5,a6,a7,a8,b1,b2,b3,b4,b5,b6,b7,b8,en :in std_logic;solution1,solution2,solution3,solution4,solution5,solution6,solution7,solution8,solution9 :out std_logic );end entity zong;architecture fh1 of zong iscomponent h_adderport (a,b :in std_logic;co,so :out std_logic);end component;component f_adderport (ain,bin,cin:in std_logic;cout,sum:out std_logic);end component;component and2aport (a,b :in std_logic;c: out std_logic);end component;signale2,e3,e4,e5,e6,e7,e8,e9,e10,e11,e12,e13,e14,e15,e16,e17,e18,e19,e20,e21,e22,e23,e24 :std_logi c;beginu1:and2a port map(a=>en,b=>a1,c=>e2);u2:and2a port map(a=>en,b=>a2,c=>e3);u3:and2a port map(a=>en,b=>a3,c=>e4);u4:and2a port map(a=>en,b=>a4,c=>e5);u5:and2a port map(a=>en,b=>a5,c=>e6);u6:and2a port map(a=>en,b=>a6,c=>e7);u7:and2a port map(a=>en,b=>a7,c=>e8);u8:and2a port map(a=>en,b=>a8,c=>e9);u9:and2a port map(a=>en,b=>b1,c=>e10);u10:and2a port map(a=>en,b=>b2,c=>e11);u11:and2a port map(a=>en,b=>b3,c=>e12);u12:and2a port map(a=>en,b=>b4,c=>e13);u13:and2a port map(a=>en,b=>b5,c=>e14);u14:and2a port map(a=>en,b=>b6,c=>e15);u15:and2a port map(a=>en,b=>b7,c=>e16);u16:and2a port map(a=>en,b=>b8,c=>e17);u17:h_adder port map(a=>e2,b=>e10,co=>e18,so=>solution1);u18:f_adder port map(ain=>e3,bin=>e11,cin=>e18,cout=>e19,sum=>solution2);u19:f_adder port map(ain=>e4,bin=>e12,cin=>e19,cout=>e20,sum=>solution3);u20:f_adder port map(ain=>e5,bin=>e13,cin=>e20,cout=>e21,sum=>solution4);u21:f_adder port map(ain=>e6,bin=>e14,cin=>e21,cout=>e22,sum=>solution5);u22:f_adder port map(ain=>e7,bin=>e15,cin=>e22,cout=>e23,sum=>solution6);u23:f_adder port map(ain=>e8,bin=>e16,cin=>e23,cout=>e24,sum=>solution7);u24:f_adder port map(ain=>e9,bin=>e17,cin=>e24,cout=>solution9,sum=>solution8);end architecture fh1;。
EDA8位二进制并行加法器
实验二：8位加法器的设计1．实验目的（1）学习Quartus Ⅱ/ISE Suite/ispLEVER软件的基本使用方法。
（2）学习GW48-CK或其他EDA实验开发系统的基本使用方法。
（3）了解VHDL程序的基本结构。
2.实验内容设计并调试好一个由两个4位二进制加法器级联而成的8位二进制并行加法器，并用GW48-CK或其他EDA实验开发系统（事先应选定拟采用的实验芯片的型号）进行硬件验证。
3．实验要求（1）画出系统的原理图，说明系统中各主要组成部分的功能。
（2）编写各个VHDL源程序。
（3）根据系统的功能，选好测试用例，画出测试输入信号波形或编号测试程序。
（4）根据选用的EDA实验开发装置编好用于硬件验证的管脚锁定表格或文件。
（5）记录系统仿真、逻辑综合及硬件验证结果。
（6）记录实验过程中出现的问题及解决办法。
4.实验条件（1）开发条件：Quartus Ⅱ 8.0。
（2）实验设备：GW48-CK实验开发系统。
（3）拟用芯片：EPM7128S-PL84。
5.实验设计1）系统原理图为了简化设计并便于显示，本加法器电路ADDER8B的设计分为两个层次，其中底层电路包括两个二进制加法器模块ADDER4B，再由这两个模块按照图2.1所示的原理图构成顶层电路ADDER8B。
ADDER4B图2.1 ADDER4B电路原理图A8[7..0]图 2.1 ADDER8B电路原理图2）VHDL程序加法器ADDER8B的底层和顶层电路均采用VHDL文本输入，有关VHDL程序如下。
ADDER4B的VHDL源程序：--ADDER4B.VHDLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY ADDER4B ISPORT(C4:IN STD_LOGIC;A4:IN STD_LOGIC_VECTOR(3 DOWNTO 0);B4:IN STD_LOGIC_VECTOR(3 DOWNTO 0);S4:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);CO4: OUT STD_LOGIC);END ENTITY ADDER4B;ARCHITECTURE ART OF ADDER4B ISSIGNAL S5:STD_LOGIC_VECTOR(4 DOWNTO 0);SIGNAL A5,B5:STD_LOGIC_VECTOR(4 DOWNTO 0);BEGINA5<='0'&A4;B5<='0'&B4;S5<=A5+B5+C4;S4<=S5(3 DOWNTO 0);CO4<=S5(4);END ARCHITECTURE ART;ADDER8B的VHDL源程序：--ADDER8B.VHDLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY ADDER8B ISPORT(C8: IN STD_LOGIC;A8: IN STD_LOGIC_VECTOR(7 DOWNTO 0);B8: IN STD_LOGIC_VECTOR(7 DOWNTO 0);S8: OUT STD_LOGIC_VECTOR(7 DOWNTO 0);CO8: OUT STD_LOGIC );END ENTITY ADDER8B;ARCHITECTURE ART OF ADDER8B ISCOMPONENT ADDER4B ISPORT(C4: IN STD_LOGIC;A4: IN STD_LOGIC_VECTOR(3 DOWNTO 0);B4: IN STD_LOGIC_VECTOR(3 DOWNTO 0);S4: OUT STD_LOGIC_VECTOR(3 DOWNTO 0);CO4: OUT STD_LOGIC );END COMPONENT ADDER4B;SIGNAL SC: STD_LOGIC;BEGINU1:ADDER4B PORT MAP(C4=>C8,A4=>A8(3 DOWNTO 0),B4=>B8(3 DOWNTO 0),S4=>S8(3 DOWNTO 0),CO4=>SC);U2:ADDER4B PORT MAP(C4=>SC,A4=>A8(7 DOWNTO 4),B4=>B8(7 DOWNTO 4),S4=>S8(7 DOWNTO 4),CO4=>CO8);END ARCHITECTURE ART;CTRLS的VHDL程序--CTRLS.VHDLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CTRLS ISPORT(CLK: IN STD_LOGIC;SEL: OUT STD_LOGIC_VECTOR(2 DOWNTO 0));END ENTITY CTRLS;ARCHITECTURE ART OF CTRLS ISSIGNAL CNT:STD_LOGIC_VECTOR(2 DOWNTO 0);BEGINPROCESS(CLK) ISBEGINIF CLK'EVENT AND CLK='1' THENIF CNT="111" THENCNT<="000";ELSECNT<=CNT+'1';END IF;END IF;END PROCESS;SEL<=CNT;END ARCHITECTURE ART;DISPLAY的VHDL程序--DISPLAY.VHDLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY DISPLAY ISPORT( SEL: IN STD_LOGIC_VECTOR(2 DOWNTO 0); -- DATAIN: IN STD_LOGIC_VECTOR(15 DOWNTO 0); DATAIN: IN STD_LOGIC_VECTOR(7 DOWNTO 0); COM: OUT STD_LOGIC_VECTOR(7 DOWNTO 0); --LEDW: OUT STD_LOGIC_VECTOR(2 DOWNTO 0); SEG: OUT STD_LOGIC_VECTOR(7 DOWNTO 0)); END ENTITY DISPLAY;ARCHITECTURE ART OF DISPLAY ISSIGNAL DATA: STD_LOGIC_VECTOR(3 DOWNTO 0);-- SIGNAL DATA: STD_LOGIC_VECTOR(7 DOWNTO 0);BEGINP1:PROCESS(SEL) ISBEGINCASE SEL ISWHEN"000"=>COM<="11111110";WHEN"001"=>COM<="11111101";WHEN"010"=>COM<="11111011";WHEN"011"=>COM<="11110111";WHEN"100"=>COM<="11101111";WHEN"101"=>COM<="11011111";WHEN"110"=>COM<="10111111";WHEN"111"=>COM<="01111111";WHEN OTHERS=>COM<="11111111";END CASE;END PROCESS P1;--LEDW<=SEL;P2:PROCESS(SEL)BEGINCASE SEL ISWHEN"000"=>DATA<=DATAIN(3 DOWNTO 0);WHEN"001"=>DATA<=DATAIN(7 DOWNTO 4);-- WHEN"010"=>DATA<=DATAIN(11 DOWNTO 8);-- WHEN"011"=>DATA<=DATAIN(15 DOWNTO 12); WHEN OTHERS=>DATA<="0000";END CASE;CASE DATA ISWHEN"0000"=>SEG<="00111111";WHEN"0001"=>SEG<="00000110";WHEN"0010"=>SEG<="01011011";WHEN"0011"=>SEG<="01001111";WHEN"0100"=>SEG<="01100110";WHEN"0101"=>SEG<="01101101";WHEN"0110"=>SEG<="01111101";WHEN"0111"=>SEG<="00000111";WHEN"1000"=>SEG<="01111111";WHEN"1001"=>SEG<="01101111";WHEN OTHERS=>SEG<="00000000";END CASE;END PROCESS P2;END ARCHITECTURE ART;ADDER8B动态扫描的VHDL程序--ADDER8B.VHDLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY ADDER8B ISPORT(C8: IN STD_LOGIC;A8: IN STD_LOGIC_VECTOR(7 DOWNTO 0);B8: IN STD_LOGIC_VECTOR(7 DOWNTO 0);CLK:IN STD_LOGIC;-- S8: OUT STD_LOGIC_VECTOR(7 DOWNTO 0); S8: BUFFER STD_LOGIC_VECTOR(7 DOWNTO 0); CO8: OUT STD_LOGIC ;COM: OUT STD_LOGIC_VECTOR(7 DOWNTO 0);SEG: OUT STD_LOGIC_VECTOR(7 DOWNTO 0)); END ENTITY ADDER8B;ARCHITECTURE ART OF ADDER8B IS--COMPONENT ADDER4BCOMPONENT ADDER4B ISPORT(C4: IN STD_LOGIC;A4: IN STD_LOGIC_VECTOR(3 DOWNTO 0);B4: IN STD_LOGIC_VECTOR(3 DOWNTO 0);S4: OUT STD_LOGIC_VECTOR(3 DOWNTO 0);CO4: OUT STD_LOGIC );END COMPONENT ADDER4B;--COMPONENT CTRLSCOMPONENT CTRLS ISPORT(CLK: IN STD_LOGIC;SEL: OUT STD_LOGIC_VECTOR(2 DOWNTO 0)); END COMPONENT CTRLS;--COMPONENT DISPLAYCOMPONENT DISPLAY ISPORT(SEL: IN STD_LOGIC_VECTOR(2 DOWNTO 0);--DATAIN: IN STD_LOGIC_VECTOR(15 DOWNTO 0);DATAIN: IN STD_LOGIC_VECTOR(7 DOWNTO 0);COM: OUT STD_LOGIC_VECTOR(7 DOWNTO 0);SEG: OUT STD_LOGIC_VECTOR(7 DOWNTO 0));END COMPONENT DISPLAY;SIGNAL SC: STD_LOGIC;SIGNAL SB: STD_LOGIC_VECTOR(2 DOWNTO 0);BEGINU1:ADDER4B PORT MAP(C4=>C8,A4=>A8(3 DOWNTO 0),B4=>B8(3 DOWNTO 0),S4=>S8(3 DOWNTO 0),CO4=>SC);U2:ADDER4B PORT MAP(C4=>SC,A4=>A8(7 DOWNTO 4),B4=>B8(7 DOWNTO 4),S4=>S8(7 DOWNTO 4),CO4=>CO8);U3:CTRLS PORT MAP(CLK,SB);U4:DISPLAY PORT MAP(SB,S8(7 DOWNTO 0),COM(7 DOWNTO 0),SEG(7 DOWNTO 0));END ARCHITECTURE ART;3）仿真波形设置本设计包括两个层次，因此先进行底层的二进制加法器ADDER4B的仿真，再进行顶层ADDER8B的仿真。
实验二8位二进制加减可控计数器设计
实验二8进制加减可控计数器设计一、实验目的1．学习时序电路的设计，仿真和硬件测试，进一步熟悉VHDL设计技术。
2．学习使用SignalTap的使用方法。
3．学习用AS模式下对配置器件的编程。
二、实验内容1．参考书中4-22，设计一个异步清零和同步时钟使能的十进制加法计数器，在QuartusⅡ上进行编辑、编译、综合、适配、仿真。
给出其所有信号的时序仿真波形。
引脚锁定后进行编译、下载和硬件测试实验。
2．使用SignalTap II对此计数器进行实时测试，保存波形。
3．从设计中去除SignalTap II，要求全程编译后生成用于配置器件EPCS1编程的压缩POF文件，并使用ByteBlasterII，通过AS模式对实验板上的EPCS1进行编程，最后进行验证。
4．设计含有异步清零和同步时钟使能的8进制加减可控计数器。
并完成硬件测试。
一般加法计数器的设计参照书本例4-22。
异步清零表示只要清零信号有效，计数器输出为某个特定的值（比如00H），计数器使能表示只有该信号有效时，才开始计数，其他时候停止计数。
另外加减控制线来控制计数器是加还是减。
三、实验报告将实验原理、设计过程、编译仿真波形和分析结果写进实验报告。
四、实验步骤1．创建工程在D盘中新建一个文件夹D:\ cnt10，此文件夹用于存放整个工程。
打开Quartus II 7.2，在菜单中选择File—〉New Project Wizard 将会出现一个信息框，这个对话框介绍创建工程步骤，可以直接选Next，这时会出现如图1所示的对话框。
这里需输入的是欲创建工程的基本信息，三个输入栏中分别输入的是工程将被保存的路径及工程文件夹、工程的名称和顶层实体的名称。
建议工程名与顶层实体名称保持一致。
输入完毕我们就可以点击Next。
图1 新建工程基本信息对话框然后出现图2所示的添加工程文件对话框。
在这里需要做的是将已经写好的VHDL文件加入到工程中。
本次实验，可以直接点击Next，以后再添加VHDL 文件的工作。
8位运算器课程设计
8位运算器课程设计一、课程目标知识目标：1. 学生能理解8位运算器的原理与功能，掌握二进制与十进制的转换方法。
2. 学生能运用8位运算器进行基本的算术运算，如加、减、乘、除，并理解运算过程中的溢出与进位现象。
3. 学生了解8位运算器在计算机硬件中的作用，及其在信息技术中的应用。
技能目标：1. 学生能够独立完成8位运算器的模拟操作，解决实际问题。
2. 学生通过8位运算器的操作，提高逻辑思维和问题解决能力。
3. 学生能够运用所学知识，对简单的计算机程序进行初步的分析与设计。
情感态度价值观目标：1. 学生培养对计算机硬件及编程的兴趣，激发学习信息技术的热情。
2. 学生通过学习8位运算器，认识到科技发展对生活的影响，增强创新意识。
3. 学生在团队协作中培养沟通与合作的意识，提高团队荣誉感。
课程性质：本课程为信息技术学科的教学内容，旨在帮助学生掌握计算机硬件基础知识，提高编程技能。
学生特点：考虑到学生所在年级，已具备一定的逻辑思维和问题解决能力，对信息技术有较高的兴趣。
教学要求：结合学生特点，通过实例教学，使学生在实践中掌握8位运算器的相关知识，提高学生的动手操作能力和团队协作能力。
将课程目标分解为具体的学习成果，以便于教学设计和评估。
二、教学内容1. 引言：介绍8位运算器的基本概念，引出二进制与十进制的转换，让学生初步了解8位运算器的原理。
- 教材章节：第一章 计算机硬件基础，第1节 计算机硬件概述2. 二进制与十进制的转换方法：- 教材章节：第一章 计算机硬件基础，第2节 数字逻辑基础3. 8位运算器的算术运算：- 加法、减法、乘法、除法的运算规则及运算过程- 溢出与进位现象的分析- 教材章节：第一章 计算机硬件基础，第3节 算术逻辑单元4. 8位运算器在实际应用中的案例分析：- 简单计算机程序的初步分析与设计- 教材章节：第二章 计算机指令与编程，第1节 计算机指令概述5. 8位运算器在计算机硬件中的作用：- 介绍CPU中的算术逻辑单元（ALU）- 教材章节：第一章 计算机硬件基础，第4节 中央处理器6. 实践操作：- 使用模拟软件进行8位运算器的操作- 解决实际问题，提高逻辑思维和问题解决能力- 教材章节：第三章 计算机操作实践，第1节 计算机操作基础教学进度安排：本章节内容共需6个课时，其中理论教学4课时，实践操作2课时。
数电课程设计报告--quartus ll软件设计环境中利用一位全加d锁存器或者d触发器实现8位二进制加法器
数学逻辑课程设计报告一、课程设计题目和要求在Quartus ll软件设计环境中利用一位全加D锁存器或者D触发器实现8位二进制加法器，将其进行功能仿真。
二、课程设计目的课程设计是培养我们学生综合运用所学知识,发现,提出,分析和解决实际问题,锻炼实践能力的重要环节,是对学生实际工作能力的具体训练和考察过程.随着科学技术发展的日新日异，数字电子技术已经成为当今计算机应用中重要的基础领域，在生活中可以说得是无处不在。
因此作为二十一世纪的大学来说掌握运用数字电子技术及逻辑电路的开发技术是十分重要的。
课程设计的目的与要求：1、了解基本的逻辑门电路。
2、在实际应用中学会实验元件的作用和工作方式。
3、提高自己的动手动脑能力，将在课堂上学到的知识应用到实际当中。
三、实验条件QUARTUS II 9.0软件、计算机四、实验设计思路1、打开QUARTUS II 9.0软件新建工程并打开作图界面。
2、按照实验要求搭好电路3、我们采用了一个74283的四位全加器，又根据题目的要求用一位的全加器因此只利用其中一位，输出输入端如图所示：4、之后我们又考虑到8位数据的存储与输出，因此我们重复使用了8次D触发器来得到八位的数据存储。
五、仿真和仿真结果1、在软件中绘制好电路图后，建立工程文件，经过编译后建立波形文件。
在波形文件中设置参数，时间为区域设为10ns 。
下图为该电路实验在RTL viewer 下的电路示意图。
2、功能仿真结果图：六、实验的不足在实验设计的过程中，由于对软件的使用和操作不是太熟练由此而导致一些问题的不断产生，电路的输入也不是规则有序的输入信号，因此只能实现以上的试验结果，初步的达到了本次课程设计的实验要求。
七、心得体会通过这次课程设计，加强了我们动手、思考和解决问题的能力。
在整个设计过程中，我们通过这个方案包括设计了一套电路原理和了解芯片的选择。
回顾起此次数字电子技术课程设计，至今我仍感慨颇多，的确，从查资料到定稿，从理论到实践，在设计过程中，经常会遇到这样那样的情况，就是心里想老着这样的接法可以行得通，但实际接上电路，总是实现不了，因此耗费在这上面的时间用去很多。
8位加法器设计程序过程
8位加法器设计程序过程八位加法器是一种组合逻辑电路，用于计算两个八位二进制数的和。
在设计过程中，需要确定输入和输出的位数、电路逻辑、输入输出关系等。
下面是一个八位加法器设计程序的详细过程。
1.确定输入和输出的位数：首先，我们需要明确八位加法器的输入和输出的位数。
在这个例子中，我们使用八位二进制数作为输入，并需要输出一个八位的和。
因此，输入和输出的位数均为8位。
2.确定输入和输出的表示形式：在计算机中，二进制数通常以补码形式进行表示。
因此，在这个例子中，我们将使用补码表示输入和输出。
3.分析电路逻辑：一个八位加法器由八位的全加器以及一个进位逻辑组成。
全加器用于计算两个相应位数相加的结果，而进位逻辑负责处理进位位。
因此，我们需要设计八个全加器和一个进位逻辑。
4.设计全加器电路：全加器是八位加法器的核心部分，用于计算两个位的和以及进位。
全加器的输入包括两个加数位和一个来自前一位的进位位。
输出包括和位以及进位位。
以下是一个典型的全加器电路：- 输入：A、B和C_in- 输出：Sum和C_out-逻辑表达式：Sum = A 异或 B 异或 C_inC_out = (A and B) 或 (C_in and (A 异或 B))设计八个这样的全加器电路，分别用于计算八个相应位数的和以及进位。
5.设计进位逻辑电路：进位逻辑电路负责处理来自各个位的进位。
具体来说，进位逻辑电路需要计算进位位以及进位到下一位的值。
以下是一个典型的进位逻辑电路：- 输入：C_in、C_0、C_1、C_2、C_3、C_4、C_5、C_6 和 C_7- 输出：C_out 和 C_next-逻辑表达式：C_out = C_7C_next = (C_6 and C_7) 或 (C_5 and (C_6 or C_7)) 或 (C_4 and (C_5 or (C_6 or C_7))) 或 ......(C_1 and (C_2 or (C_3 or (C_4 or (C_5 or (C_6 or C_7))))))其中，C_out代表从最高位传出的进位，C_next代表传递给下一位的进位。
8位二进制加法器
《电子技术》课程设计报告题目学院（部）专业班级学生姓名学号月日至月日共周指导教师（签字）前言8位二进制加法器，它的功能主要是实现两个8位二进制数的相加，其结果的范围应该在00000000到111111110之间，即000到510之间。
加法器在实际应用中占据着十分重大的地位，从我们呱呱坠地起，到小学，到初中，到高中，到大学，到工作，等等。
我们能离开加法吗，不能！加法可以说是一切运算的基础，因此8位二进制加法器的设计是很有必要的。
那么我们如何设计一个8位二进制加法器呢？在实际应用中，我们通常输入的是十进制数，一个八位二进制数所对应的最大的十进制数是255，于是输入两个范围在000到255之间的数，首先通过二-十进制编码器将输入的三位十进制数的个位、十位、百位分别转换为8421BCD码，得到两个十二位字码，再通过加法器将它们相加，逢10进1，得到一个新的十二位字码，再用7447数字显示译码器将这个十二位字码还原到原来的三位十进制数。
最后输出的就是一个三位十进制数，其范围在000到510之间。
通过上述方法我们实现了八位二进制数的相加，从而达到了题目的要求。
为实现上述目的，我们需要查阅相关资料。
通过查阅，理解以及加以运用，我们认识到了收集资料的不易性，但同时也得到了不少收获，可以说是有苦有甜。
同时，虽然我们基本设计出了这个八位二进制加法器，但是不必可避免地会产生一些问题，比如说在连线上可能有更简便的途径，在元件的选用上可能还有其它更简便的方法，在控制上可能还不够精简，等等。
我们希望在以后的实践中能找出更好的方法，也希望能吸取这次设计中的不足，逐渐改善。
另外，在电子设计的过程中，与同组同学之间的合作配和是十分重要的。
我在此次设计中也充分认识到这一点的重要性，我相信这次的电子设计能够为我们将来的工作奠定一定的基础。
目录1.摘要 (1)2.关键字 (1)3.设计要求 (1)4.正文 (1)第一章.系统概述 (1)第二章.单元电路设计与分析 (4)①.控制电路 (4)②.编码电路 (5)③.加法电路 (6)④.译码电路 (10)⑤.输出电路 (11)第三章.系统综述、总体电路图 (11)第四章.结束语 (14)5.鸣谢 (15)6.元器件明细表，附图 (15)7.参考文献 (16)8.收获与体会，存在的问题等 (17)9.评语 (18)8位二进制加法器1.摘要:本次设计主要是如何实现8位二进制数的相加，即两个000到255之间的数相加，由于在实际中输入的往往是三位十进制数，因此，被加数和加数是两个三位十进制数，范围在000到255之间，通过六个二-十进制编码器（即74LS147)分别将加数和被加数的个位、十位、百位转换为8421BCD码，于是得到了两个12位字码，将它们接入三个四位超前进位并行加法器（即74LS283)，其中原加数三位十进制数的个位转换得到的四位BCD码与被加数三位十进制数的个位转换得到的四位BCD码相加，串入到第一个74LS283的接线端，得到一个四位8421BCD码。
计算机组成原理八位原码加减法器电路课程设计
计算机组成原理八位原码加减法器电路课程设计是一个重要的课题，它涉及到计算机内部数字运算的实现方式。
在加减法器电路的设计中，我们需要考虑到输入数据的编码方式以及运算的性质。
在这个设计中，我们将使用八位原码进行加减法运算。
首先，我们需要明确输入的数据格式。
原码表示法是一种最直观的数值表示方法，它直接反映了数值的正负和绝对大小。
对于八位二进制原码，它的取值范围是-256到255。
在这个范围内，数值的大小和其对应的二进制表示之间的关系是简单的线性关系。
接下来，我们来看一下加减法器的电路设计。
由于我们需要进行的是加法和减法运算，我们需要使用两个不同的电路模块：加法器和减法器。
对于加法器，我们可以使用异或门和与门组合的方式来实现。
八位二进制数的异或运算具有"无进位"的性质，因此在需要加法运算时，我们可以通过异或门来实现逐位相加。
由于输入的数据是以原码形式给出的，因此在输出端需要进行一次模2取反操作，将加法结果转化为实际的数值大小。
这个过程可以用一个简单的逻辑表达式描述如下：C[7:0] = A[7:0] XOR B[7:0]D[7:0] = 255 - C[7:0]其中，C[7:0]是异或运算的结果，D[7:0]是实际数值大小。
对于减法器，我们同样可以使用异或门和与门来实现。
由于减法运算涉及到负数的情况，我们需要引入进位信号来处理负数减法的溢出问题。
具体的实现方式可以参考加法器的设计，只是在输出端需要进行一次模2加操作，将减法结果转化为实际的数值大小。
在进行电路设计时，我们还需要考虑到一些细节问题，比如输入输出端的延迟问题、电路的稳定性和抗干扰能力等。
这些因素都可能影响到电路的性能和精度。
因此，在进行电路设计时，我们需要充分考虑这些因素，并通过实验和测试来验证我们的设计是否满足要求。
总的来说，八位原码加减法器电路的设计是一个复杂而又重要的任务。
通过这个设计，我们可以更好地理解计算机内部数字运算的实现方式，也可以为更高级的计算机组成原理课程设计打下基础。
八位二进制加法器课程设计
长安大学电子技术课程设计课题名称______________班级______________姓名______________指导教师日期______________前言8位二进制加法器，它的功能主要是实现两个8位二进制数的相加，其结果的范围应该在00000000到111111110之间，即000到510之间。
加法器在实际应用中占据着十分重大的地位，从我们呱呱坠地起，到小学，到初中，到高中，到大学，到工作，等等。
我们能离开加法吗，不能！加法可以说是一切运算的基础，因此8位二进制加法器的设计是很有必要的。
那么我们如何设计一个8位二进制加法器呢？在实际应用中，我们通常输入的是十进制数，一个八位二进制数所对应的最大的十进制数是255，于是输入两个范围在000到255之间的数，首先通过二-十进制编码器将输入的三位十进制数的个位、十位、百位分别转换为8421BCD码，得到两个十二位字码，再通过加法器将它们相加，逢10进1，得到一个新的十二位字码，再用7447数字显示译码器将这个十二位字码还原到原来的三位十进制数。
最后输出的就是一个三位十进制数，其范围在000到510之间。
通过上述方法我们实现了八位二进制数的相加，从而达到了题目的要求。
为实现上述目的，我们需要查阅相关资料。
通过查阅，理解以及加以运用，我们认识到了收集资料的不易性，但同时也得到了不少收获，可以说是有苦有甜。
同时，虽然我们基本设计出了这个八位二进制加法器，但是不必可避免地会产生一些问题，比如说在连线上可能有更简便的途径，在元件的选用上可能还有其它更简便的方法，在控制上可能还不够精简，等等。
我们希望在以后的实践中能找出更好的方法，也希望能吸取这次设计中的不足，逐渐改善。
另外，在电子设计的过程中，与同组同学之间的合作配和是十分重要的。
我在此次设计中也充分认识到这一点的重要性，我相信这次的电子设计能够为我们将来的工作奠定一定的基础。
目录摘要、关键字、设计要求 (3)第一章系统概述 (4)1.总体设计思想 (4)2.总体设计方案及选择 (4)3.系统框图 (6)4.工作原理 (6)第二章单元电路设计与分析 (7)1.三位十进制数的加法运算模块 (7)1.1 8421BCD码编码器原理 (7)1.2 8421BCD码加法器原理 (8)1.3三位8421BCD码加法器电路 (9)2.八位二进制加法运算模块 (11)2.1八位二进制的加法电路的实现 (11)2.2九位二进制在数码管的显示 (12)第三章系统综述、总体电路图 (12)1.系统综述 (12)2.总体电路图 (13)2.1三位十进制数相加总电路图 (13)2.2八位二进制数加法总电路图 (14)第四章结束语 (15)收获与体会 (15)元器件明细表 (16)参考文献 (16)8位二进制加法器摘要：加法运算是最重要最基本的运算，所有的其他基本算术运算，减、乘、除、模乘运算最终都能归结为加法运算。
八位二进制累加器的设计
输入电压V=5V时，当Cin=1，A=1，B由0->1变化时，用计算器中的delay函数测得此最坏下降延时(对于Sum来说，此时相当于最坏的上升延时)如图所示。由图可知，Sum最坏的上升延时为484.14ps；而Sum_layout最坏的上升延时。所以，版图仿真的最坏上升延时比原理图仿真的最坏延时小79.1ps。
图七Cin=1，A=1，B由0->1时功耗的波形
(2)最坏的下降延时分析
下面利用瞬态分析，测量Cin=0，A=0，B由1->0变化时的延时情况。如下图所示，是该情况下的输入输出波形。
图八Cin=0，A=0，B由1->0时，输入输出波形
用计算器中的delay函数测得此时的最坏上升延时(对于Sum来说，此时相当于最坏的下降延时)如图九所示。由图可知，最坏的下降延时为528.98ps
aபைடு நூலகம்组内并行,组间串行的进位链
b)组内并行,组间并行的进位链
它们的目的就是要进位信号的产生尽可能的快,因此产生了二重进位链或更高重进位链,显然进位速度的提高是以硬件设计的复杂化为代价来实现的。
（3）串行加法进位
串行加法进位从最低位进到最高位，即整个进位是分若干步骤进行的。
优点：具有器件少、成本低、电路结构简单的优点。缺点：运算速度慢。
正电平触发式触发器的状态在CP=1期间翻转，在CP=0期间保持不变。电平触发式触发器的缺点是存在空翻现象，通常只能用于数据锁存。
（2）主从触发器：
主从触发器由分别工作在时钟脉冲CP不同时段的主触发器和从触发器构成，通常只能在CP下降沿时刻状态发生翻转，而在CP其他时刻保持状态不变。它虽然克服了空翻，但对输入信号仍有限制。
八位二进制加法计数器设计
八位二进制加法计数器设计目录一、设计目的和要求 (1)1.课程设计目的 (1)2.课程设计的基本要求 (1)3.课程设计类型 (1)二、仪器和设备 (1)三、设计过程 (1)1.设计内容和要求 (1)2.设计方法和开发步骤 (2)3.设计思路 (2)4.设计难点 (4)四、设计结果与分析 (4)1.思路问题以及测试结果失败分析 (4)2.程序简要说明 (5)五、心得体会 (11)六、参考文献 (12)一、设计目的和要求1.课程设计目的设计一个带进位的八位二进制加法计数器：要求在MAX+plusⅡ10.2软件的工作平台上用VHDL语言层次设计出一个带进位的八位二进制加法器，并通过编译及时序仿真检查设计结果。
2.课程设计的基本要求全加器与带进位输入8位加法器设计要求我们通过8位全加器的设计掌握层次化设计的方法，充分理解全加器的设计过程，掌握一位全加器的程序，熟悉MAX+plusⅡ10.2软件的文本和原理图输入方法设计简单组合电路。
课程设计过程中要求能实现同步和异步的八位二进制全加器的设计。
3.课程设计类型EDA课程设计二、仪器和设备PC机、MAX+plusⅡ10.2软件三、设计过程1.设计内容和要求方法一：1.原理图输入完成半加器和1位全加器的设计，并封装入库2.层次化设计，建立顶层文件，由8个1位全加器串联构成8位全加器3.每一层次均需进行编译、综合、适配及仿真方法二：1. 原理图输入完成一个四位全加器的设计2.层次化设计，建立顶层文件，由2个4位全加器串联构成8位全加器3.每一层次均需进行编译、综合、适配及仿真2.设计方法和开发步骤加法器是数字系统中的基本逻辑器件。
例如：为了节省资源，减法器和硬件乘法器都可由加法器来构成。
但宽位加法器的设计是很耗费资源的，因此在实际的设计和相关系统的开发中需要注意资源的利用率和进位速度等两方面的问题。
多位加法器的构成有两种方式：并行进位和串行进位方式。
并行进位加法器设有并行进位产生逻辑，运算速度快；串行进位方式是将全加器级联构成多位加法器。
8位加法器课程设计
8位加法器课程设计一、课程目标知识目标：1. 学生能理解8位加法器的基本原理，掌握加法器的电路构成及工作过程。
2. 学生能够运用所学的8位加法器知识，完成简单的数字信号加法运算。
3. 学生了解8位加法器在计算机硬件中的应用，理解其在数字系统中的重要性。
技能目标：1. 学生能够独立设计并搭建简单的8位加法器电路。
2. 学生能够运用所学的8位加法器知识，解决实际问题，如进行数字信号加法运算。
3. 学生能够通过实验和操作，掌握8位加法器的调试和优化方法。
情感态度价值观目标：1. 培养学生对电子技术和计算机硬件的兴趣，激发学生探索科学技术的热情。
2. 培养学生的团队合作意识，使学生学会在团队中互相协作，共同解决问题。
3. 培养学生的创新意识，鼓励学生勇于尝试新方法，探索新知识。
课程性质：本课程属于电子技术领域，以实验和实践为主，结合理论知识，培养学生的动手能力和实际操作技能。
学生特点：学生处于初中阶段，对电子技术和计算机硬件有一定的好奇心，具备基本的物理知识和数学运算能力。
教学要求：教师需结合学生的实际情况，注重理论与实践相结合，鼓励学生动手实践，提高学生的实际操作能力。
同时，关注学生的个体差异，给予不同层次的学生适当的指导和帮助，确保课程目标的达成。
通过分解课程目标为具体的学习成果，便于后续的教学设计和评估。
二、教学内容1. 引入8位加法器的概念，讲解加法器的基本原理和电路构成，使学生理解数字加法运算的实现过程。
教学内容关联教材章节：第二章第三节《加法器的设计与应用》2. 详细介绍8位加法器的电路图，分析各部分元件的作用及相互关系，指导学生搭建简单的8位加法器电路。
教学内容关联教材章节：第二章第四节《8位加法器的电路分析与搭建》3. 通过实验和操作，让学生掌握8位加法器的调试和优化方法，提高电路的稳定性和运算速度。
教学内容关联教材章节：第二章第五节《8位加法器的调试与优化》4. 结合实例，讲解8位加法器在计算机硬件中的应用，使学生了解其在数字系统中的重要性。
应用原理图方法设计八位二进制加法器
上一页 下一页
§3.2 完成工作任务的引导
五、检查
QuartusⅡ 6.0软件的编译工具，主要是检查原理图或程序语法上 是否有错误，但不能验证逻辑关系是否有错误，验证所设计的电路是 否符合设计的要求，需要利用仿真工具进行波形仿真。下面对八位二 进制加法器的各个底层模块和顶层模块进行仿真，以验证所设计的原 理图逻辑上是否符合设计的要求。
二、任务的背景
加法器是数字系统中的基本逻辑器件，也是最基本的数字算法 ，无论乘法、减法、除法或FFT运算最终也要分解为加法运算。因 此，加法器的设计是一个最基础的设计之一。
返回
§3.2 完成工作任务的引导
一、资讯
为了完成八位二进制加法器的设计，首先要进行以下几点的准备工
作:
1.了解加法器及相关基本知识
下一页
第3章 应用原理图方法设计 八位二进制加法器
§3.1 工作任务的陈述与背景 §3.2 完成工作任务的引导 §3.3 相关技术基本知识与基本技能 §3.4 本章小结
上一页
§3.1 工作任务的陈述与背景
一、任务的陈述
设计一个八位二进制加法器:要求在Quartus II 6.0软件的工 作平台上用原理图的设计方式和层次化设计的方法设计出一个八位 二进制加法器，并通过编译及时序仿真检查设计结果。
根据上节中的知识，制订设计方案如图3-1所示。
三、决策
从方案上看，设计方案至少有3种，下面来对这3种方案进行分析:
EDA技术》实验报告8位二进制加法器设计
《EDA技术》实验报告实验名称： 8位二进制全加器设计
姓名：
班级：
学号：
实验日期：2010-3-29
指导教师：
一、实验设计要求
以一位二进制全加器为基本元件，用例化语句写出8位并行二进制全加器的顶层文件，并讨论此加法器的电路特性。
二、设计原理
电路结构图或原理图
电路功能描述
定义了8位二进制全加器顶层设计元件端口信号，输入端口：AIN, BIN,是八个二进制数，数据类型被定义为STD_LOGIC_VECTOR。
CIN是输入的进位，数据类型IN STD_LOGIC；输出端口：SUM为和，数据类型IN STD_LOGIC COUT 为输出的进位。
三、实验程序
程序1：一位二进制全加器设计顶层描述
程序2：8位并行二进制全加器顶层文件
四、编译及仿真结果
选用器件型号cyclone
编译后使用器件资源情况、引脚配置情况（硬件实验）
仿真结果显示：
该设计是成功的。
输入的进位也要加上去。
0---255 全加器的COUNT 没有进位，而当加到256，COUNT=1，SUM输出0.
五、总结
.1 编译不通过，检查后发现在建立工程时，同一工程的所有文件都必须放在同一文件夹中，而这一步没做。
2 程序中没有将文件名与实体名保持一致出错。
输入半加器的VHDL程序保存文件，将输入的VHDL语言程序保存为h _adder.vhd.
3不知道如何将输入/输出引脚号都添加到矢量波形编辑窗口中。
解决办法：view—utility window—noder finder 将需要引脚拖拽。
8位加法器设计课程设计
8位加法器设计课程设计一、课程目标知识目标：1. 学生能理解8位加法器的原理与功能，掌握其基本组成结构。
2. 学生能运用所学知识，设计并搭建一个简单的8位加法器电路。
3. 学生了解二进制加法运算的规则，以及与8位加法器的联系。
技能目标：1. 学生通过动手实践，提高电路搭建和调试的能力。
2. 学生培养运用电子元件解决问题的能力，提高创新意识和实际操作技能。
情感态度价值观目标：1. 学生对电子技术产生兴趣，增强学习积极性。
2. 学生在团队协作中培养沟通能力，学会分享和互助。
3. 学生通过课程学习，认识到科技发展对国家和社会的重要性，树立正确的价值观。
课程性质：本课程属于电子技术领域，以实践操作为主，理论讲解为辅。
学生特点：八年级学生对电子元件有一定了解，具备基本电路知识，好奇心强，喜欢动手实践。
教学要求：结合学生特点，注重实践与理论相结合，引导学生在实践中探索、发现、解决问题，提高学生的综合素质。
将课程目标分解为具体的学习成果，以便在教学设计和评估过程中，关注学生知识、技能和情感态度价值观的全面发展。
二、教学内容1. 8位加法器原理讲解：介绍8位加法器的基本原理、功能及其在计算机系统中的应用。
- 相关章节：课本第三章第二节《加法器原理及其应用》2. 二进制加法运算规则：回顾二进制数的加法运算规则，分析进位产生的原因及处理方法。
- 相关章节：课本第二章第三节《二进制数的运算》3. 8位加法器电路设计：讲解8位加法器电路的组成，引导学生学会设计简单的8位加法器电路。
- 相关章节：课本第三章第三节《加法器电路设计》4. 实践操作：学生分组进行8位加法器电路搭建与调试，培养实际操作能力。
- 相关章节：课本第三章实验部分《加法器电路实验》5. 教学内容安排与进度：- 第一课时：8位加法器原理讲解、二进制加法运算规则回顾- 第二课时：8位加法器电路设计、实践操作指导- 第三课时：学生分组进行电路搭建与调试，教师巡回指导教学内容注重科学性和系统性，结合课本章节内容，确保学生在掌握理论知识的基础上，提高实践操作能力。
应用原理图方法设计八位二进制加法器
①根据第一种设计方案，首先，制作底层半加器，根据数字电 路中组合逻辑电路的设计方法，根据定义，列真值表，写逻辑表达 式，画出它的逻辑电路图，然后用原理图方式(软件的使用，请参看 本书3.3示节)进行半加器的设计。如图3-2所示。
上一页 下一页
§3.2 完成工作任务的引导
编译通过后，生成半加器的元件符号(图3-3)，以便设计全加器时 调用。
上一页 返 回
§3.3 相关技术基本知识与基本技能
一、QuartusⅡ原理图输入法
应用数字逻辑电路的基本知识，使用QuartusⅡ原理图输入法可非 常方便地进行数字系统的设计。应用QuartusⅡ原理图输入法，还可 以把原有的使用中示规模的通用数字集成电路设计的数字系统移植到 FPGA或CPLD中。下面以一个二人表决器的设计为例说明QuartusⅡ 原理图输入法的使用方法。
称原理图文件; “EDIF File ”，是网表文件; “ SOPC Builder System ”，是可编程片上系统的编辑系统; “ Verilog HDL File ”，是Verilog HDL文本文件; “ VHDL File ”，是VHDL文本文件。
上一页 下一页
§3.3 相关技术基本知识与基本技能
2.编辑输入原理图文件
图形编辑界面如图3-27所示，其右侧的空白处就是原理图的编辑
区，在这个编辑区输入如图3-28所示的BiaoJueQi原理图。
(1)元件的选择与放置
在原理图编辑区的一个位置双击鼠标的左键，将弹出Symbol对话
框，或单击鼠标右键，在弹出的选择对话框中选择Insert =>
Symbol
上一页 下一页
§3.3 相关技术基本知识与基本技能
应用电子技术课设(八位二进制累加器)
应用电子技术课程设计报告——八位二进制累加器院（系）：机械工程与应用电子技术班级：学号：姓名：指导教师：完成日期：2012 年 4 月24 日,摘要随着社会的发展，在生活和生产中，我们经常要用到二进制累加问题，为了提高运算速度，更大的节约时间，所以我做了这个八位二进制累加器来进行二进制的累加，主要内容为加法器和寄存器及一些简易的电容电阻等器件，来实现八位二进制的累加问题，这样就可以把复杂的问题具体化，从而提高生产与学习效率，极大地节约时间。
关键词：二进制累加器目录一．课题名称……………………………………………………………二．主要功能(简要说明) ………………………………………………三．电路原理图…………………………………………………………四. 工作原理分析………………………………………………………1.电路组成…………………………………………………………2.单个元器件性能…………………………………………………五. 整体电路工作原理及EDA仿真和结果分析：……………………六. 元器件选择（元器件明细表和参考价格，电路成本估算）……七．电路的制作与实验测试……………………………………………1.电路排布…………………………………………………………2.电路焊接…………………………………………………………3.电路的检查及测试………………………………………………4.调试结果…………………………………………………………八．线路的改进意见：……………………………………………………九．思考题………………………………………………………………十．课程设计的收获和体会………………………………………………十一．参考文献……………………………………………………………一．课题名称：8位二进制累加器二．主要功能(简要说明)：该电路将K3，K4设定的8位二进制数与74LS273中锁存的数相累加，并将结果通过发光二极管D1~D8显示出来。
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
长安大学电子技术课程设计课题名称______________班级______________姓名______________指导教师日期______________前言8位二进制加法器，它的功能主要是实现两个8位二进制数的相加，其结果的范围应该在00000000到111111110之间，即000到510之间。
加法器在实际应用中占据着十分重大的地位，从我们呱呱坠地起，到小学，到初中，到高中，到大学，到工作，等等。
我们能离开加法吗，不能！加法可以说是一切运算的基础，因此8位二进制加法器的设计是很有必要的。
那么我们如何设计一个8位二进制加法器呢？在实际应用中，我们通常输入的是十进制数，一个八位二进制数所对应的最大的十进制数是255，于是输入两个范围在000到255之间的数，首先通过二-十进制编码器将输入的三位十进制数的个位、十位、百位分别转换为8421BCD码，得到两个十二位字码，再通过加法器将它们相加，逢10进1，得到一个新的十二位字码，再用7447数字显示译码器将这个十二位字码还原到原来的三位十进制数。
最后输出的就是一个三位十进制数，其范围在000到510之间。
通过上述方法我们实现了八位二进制数的相加，从而达到了题目的要求。
为实现上述目的，我们需要查阅相关资料。
通过查阅，理解以及加以运用，我们认识到了收集资料的不易性，但同时也得到了不少收获，可以说是有苦有甜。
同时，虽然我们基本设计出了这个八位二进制加法器，但是不必可避免地会产生一些问题，比如说在连线上可能有更简便的途径，在元件的选用上可能还有其它更简便的方法，在控制上可能还不够精简，等等。
我们希望在以后的实践中能找出更好的方法，也希望能吸取这次设计中的不足，逐渐改善。
另外，在电子设计的过程中，与同组同学之间的合作配和是十分重要的。
我在此次设计中也充分认识到这一点的重要性，我相信这次的电子设计能够为我们将来的工作奠定一定的基础。
目录摘要、关键字、设计要求 (3)第一章系统概述 (4)1.总体设计思想 (4)2.总体设计方案及选择 (4)3.系统框图 (6)4.工作原理 (6)第二章单元电路设计与分析 (7)1.三位十进制数的加法运算模块 (7)1.1 8421BCD码编码器原理 (7)1.2 8421BCD码加法器原理 (8)1.3三位8421BCD码加法器电路 (9)2.八位二进制加法运算模块 (11)2.1八位二进制的加法电路的实现 (11)2.2九位二进制在数码管的显示 (12)第三章系统综述、总体电路图 (12)1.系统综述 (12)2.总体电路图 (13)2.1三位十进制数相加总电路图 (13)2.2八位二进制数加法总电路图 (14)第四章结束语 (15)收获与体会 (15)元器件明细表 (16)参考文献 (16)8位二进制加法器摘要：加法运算是最重要最基本的运算，所有的其他基本算术运算，减、乘、除、模乘运算最终都能归结为加法运算。
在不同的场合使用的加法器对其要求也不同，有的要求速度更快，有的要求面积更小。
常见的加法器有串行进位加法器、74LS283超前进位加法器等，因此可以通过选取合适的器件设计一个加法器。
本次设计主要是如何实现8位二进制数的相加，即两个000到255之间的数相加，由于在实际中输入的往往是三位十进制数，因此，被加数和加数是两个三位十进制数，范围在000到255之间.当输入十进制数的时候，8421BCD码编码器先开始工作，编码器先将十进制数转换成四位二进制数，输出的四位二进制数直接到达8421BCD码加法器的输入端，我们可以使用71LS185加法器构成的一位8421BCD码的加法器，8421BCD码是用4位二进制数表示1位十进制数，4位二进制数内部为二进制，8421BCD码之间是十进制，即逢十进一。
而四位二进制加法器是按四位二进制数进行运算，即逢十六进一。
二者进位关系不同。
当四位二进制数加法器74LS283完成这个加法运算时，要用两片74LS283。
第一片完成加法运算，第二片完成修正运算。
8421BCD码加法器工作时，8421BCD码的加法运算为十进制运算，而当和数大于9时，8421BCD码就产生进位，而此时十六进制则不一定产生进位，因此需要对二进制和数进行修正，即加上6（0110），让其产生一个进位。
当和数小于等于9时，则不需要修正或者说加上0。
因此我们可以通过三个8421BCD码加法器的相连组成一个三位串行进位并行加法器，这样通过低位向高位产生进位进行十进制的加法运算，最后通过连接数码管显示所得的结果。
当输入二进制数的时候，两个串接的74LS283四位加法器进行加法运算，产生的八位二进制数通过集成芯片转换成三位十进制数，最后通过数码管显示。
另外，本次设计不仅可以适用加数和被加数是000到255的数字，同时也适用于加数和被加数是000到999的任何一个数，这是本次设计的创新之处。
关键字：串行进位加法器 74LS283超前进位加法器设计要求：1.八位二进制加数与被加数的输入2.三位数码管显示3.三位十进制加数与被加数的输入第一章系统概述本次设计的目的是实现两个八位二进制数的相加，那么我们如何实现呢？通常在实际中输入的是三位十进制数，而要求是八位二进制数，八位二进制数换算成三位十进制数最大为255，也就是说要输入两个000到255之间的数。
要实现它们的相加，我们想到了两种方案，下面我说一下这二种方案。
第一种，当输入两个三位十进制数时，由于在数字电路中运算所用到的是二进制数，因此我们必须首先将十进制数转换为二进制数，于是一个问题出现了，那就是，我们如何实现十进制数到二进制数的转换，通过查阅相关资料，我们发现二-十进制编码器（也叫8421BCD 码编码器,在实际中通常指74LS147)可以实现从十进制数到二进制数的转换，于是我们通过二-十进制编码器来实现上述的转换。
由于二-十进制编码器可以实现一位十进制数到四位二进制数的转换，而题目中的是两个三位十进制数，因此我们就需要用到6个二-十进制编码器，分别将三位十进制数的个位、十位、百位转换为其各自对应的8421BCD码，于是我们得到了两个十二位的8421BCD码。
于是如何实现两个三位十进制数的相加这个问题就变成了如何实现两个十二位的8421BCD码相加这个新问题。
那么，如何实现呢？我们想到了加法器，常用的加法器74LS283能够实现四位二进制数的相加，于是我们就要将74LS283进行串联，实现十二位数的相加，但加法器74LS283的进位是逢16进1，而这两个十二位的8421BCD 码相加时的进位是逢10进1，那么就要对加法器74LS283的二进制和数进行修正，即加上一个6（0110），让其产生一个进位。
于是把大于9的项画在卡诺图里，另外考虑到若相加产生进位，则同样出现大于9的情况。
综合考虑，得到修正和数的条件，用与非门和与门来实现，得到了一个新的加法器，它可以实现逢10进1这个条件。
将这两个十二位的8421BCD 码分别接到三个新的加法器的输入端，得到一个新的十二位的8421BCD码。
由于结果要得到一个三位十进制数，因此再将这个十二位的8421BCD码通过三个7447七段显示译码器转换为一个三位十进制数，通过数码管将它显示出来，即为所求的结果。
第二种，当输入的不是三位十进制数而是八位二进制数时，我们如何实现它们的相加呢？我们知道，超前进位并行加法器74LS283可以实现四位二进制数的相加，于是，我们需要两个74LS283进行串联，这样我们就得到一个新的九位二进制数，其范围在000到510之间。
那么我们如何实现从九位二进制数到三位十进制数的转换呢？我们就想到了数码转换器，通过74185芯片来实现字码的转换。
这样，就得到了一个新的十二位8421BCD码，再通过7447七段数码显示译码器来实现8421BCD码到三位十进制数的转换，最后通过数码管显示出来，得到的就是所要求的的八位二进制数的和。
第三种，通过上述两种思路，我们会要进一步想到，能不能同时实现八位二进制数和三位十进制数的相加呢？那么我们可以对上述的思路加以扩展，假设输入的是三位十进制数，我们可以设法将其转换为BCD码，再通过加法器输出。
这样，我们既可以输入三位十进制数，也可以输入八位二进制数。
那么三位十进制数如何转换为八位二进制数呢?我们想到了二-十进制编码器，一个二-十进制编码器可以实现一位十进制数到四位二进制数的转换，那么我们就可以将一个二-十进制编码器和一些与非门组成一个新的二-十进制编码器来实现这个三位十进制数的十位到8421BCD码的转换；同理，三位十进制数的百位也可以这样转换。
于是三位十进制数就转换到了八位二进制数，接着，我们就可以用第二种思路来实现八位二进制数的相加。
通过这三种思路，经过分析验证，我们发现，。
在实践论证中我们发现，由于第一种思路所用的元件少，且个位、十位、百位各自对称，因此在连接上方便可行，不易出错。
同时由于原理清晰，一旦出现错误，我们可以尽快发现问题并加以改正。
在论证第二种思路时，我们发现，在使用译码器时，由于使用的是4线-16线译码器74LS154，因此它有16个出线端。
而我们要实现九位二进制数到十二位BCD码的转换，就要有512个出线端，也就是512除以16，即32个译码器。
由于所用到的译码器数量冗长，在连接上容易出错。
因此并不采纳。
同理，第三种思路也是如此。
1、系统框图输出四位二进制数输出和数输入二进制数 串接2、 工作原理当输入十进制数的时候，8421BCD 码编码器先开始工作，编码器先将十进制数转换成四位二进制数，输出的四位二进制数直接到达8421BCD 码加法器的输入端，我们可以使用71LS185加法器构成的一位8421BCD 码的加法器，8421BCD 码是用4位二进制数表示1位十进制数，4位二进制数内部为二进制，8421BCD 码之间是十进制，即逢十进一。
而四位二进制加法器是按四位二进制数进行运算，即逢十六进一。
二者进位关系不同。
当四位二进制数加法器74LS283完成这个加法运算时，要用两片74LS283。
第一片完成加法运算，第二片完成修正运算。
8421BCD 码加法器工作时，8421BCD 码的加法运算为十进制运算，而当和数大于9时，8421BCD 码就产生进位，而此时十六进制则不一定产生进位，因此需要对二进制和数进行修正，即加上6（0110），让其产生一个进位。
当和数小于等于9时，则不需要修正或者说加上0。
因此我们可以通过三个8421BCD 码加法器的相连组成一个三位串行进位并行加法器，这样通过低位向高位产生进位进行十进制的加法运算，最后通过连接数码管显示所得的结果。
当输入二进制数的时候，两个串接的74LS283四位加法器进行加法运算，产生的八位二进制数通过集成芯片转换成三位十进制数，最后通过数码管显示。