带隙基准学习笔记
cascode 带隙基准
cascode带隙基准
cascode带隙基准是用于生成稳定基准电压的一种电路。
它由两个晶体管组成，一个是P型晶体管，另一个是N型晶体管。
P型晶体管的集电极与N型晶体管的漏极相连，形成cascode结构。
cascode带隙基准的工作原理如下：
1.P型晶体管的漏极电压是其基极电压加上两个PN结的正向电压。
2.N型晶体管的漏极电压是其基极电压加上两个PN结的正向电压。
3.因此，P型晶体管和N型晶体管的漏极电压之差是两个PN结的正向电压之和。
由于PN结的正向电压与温度的关系非常小，因此cascode带隙基准的基准电压与温度的关系也非常小。
cascode带隙基准具有以下优点：
●基准电压与温度的关系很小。
●基准电压的输出范围可以通过调整P型晶体管和N型晶体管的面积比来控制。
●基准电压的输出电流可以通过调整P型晶体管和N型晶体管的偏置电流来控
制。
带隙基准电路设计要点
帯隙基准电路设计（东南大学集成电路学院）一.基准电压源概述基准电压源(Reference V oltage)是指在模拟电路或混合信号电路中用作电压基准的具有相对较高精度和稳定度的参考电压源，它是模拟和数字电路中的核心模块之一，在DC/DC ，ADC ，DAC 以及DRAM 等集成电路设计中有广泛的应用。
它的温度稳定性以及抗噪性能影响着整个电路系统的精度和性能。
模拟电路使用基准源，是为了得到与电源无关的偏置，或是为了得到与温度无关的偏置，其性能好坏直接影响电路的性能稳定。
在CMOS 技术中基准产生的设计，着重于公认的“帯隙”技术，它可以实现高电源抑制比和低温度系数，因此成为目前各种基准电压源电路中性能最佳、应用最广泛的电路。
基于CMOS 的帯隙基准电路的设计可以有多种电路结构实现。
常用的包括Banba 和Leung 结构带薪基准电压源电路。
在综合考虑各方面性能需求后，本文采用的是Banba 结构进行设计，该结构具有功耗低、温度系数小、PSRR 高的特点，最后使用Candence 软件进行仿真调试。
二.帯隙基准电路原理与结构1.工作原理带隙基准电压源的设计原理是根据硅材料的带隙电压与电源电压和温度无关的特性，通过将两个具有相反温度系数的电压进行线性组合来得到零温度系数的电压。
用数学方法表示可以为：2211V V V REF αα+=，且02211=∂∂+∂∂T V T V αα。
1).负温度系数的实现根据双极性晶体管的器件特性可知，双极型晶体管的基极-发射极电压BE V 具有负温度系数。
推导如下：对于一个双极性器件，其集电极电流)/(ex p T BE S C V V I I =，其中q kT V T /=，约为0.026V ，S I 为饱和电流。
根据集电极电流公式，得到：SC T BE I I V V ln= (2.1) 为了简化分析，假设C I 保持不变，这样： TI I V I I T V T V S S T S C T BE ∂∂-∂∂=∂∂ln (2.2) 根据半导体物理知识可知：kT E bT I gm S -=+ex p 4 (2.3)其中b 为比例系数，m ≈−3/2，Eg 为硅的带隙能量，约为1.12eV 。
带隙基准学习笔记
带隙基准设计A.指标设定该带隙基准将用于给LDO 提供基准电压，LDO 的电源电压变化范围为1.4V 到3.3V ，所以带隙基准的电源电压变化范围与LDO 的相同。
LDO 的PSR 要受到带隙基准PSR 的影响，故设计的带隙基准要有高的PSR 。
由于LDO 是用于给数字电路提供电源，所以对噪声要求不是很高。
下表该带隙基准的指标。
电源电压 1.4V~3.3V 输出电压 0.4V 温度系数 35ppm/℃ PSR@DC ，@1MHz-80dB ，-20dB积分噪声电压（1Hz~100kHz ）<1mV 功耗 <25uA 线性调整率<0.01%B.拓扑结构的选择上图是传统结构的带隙基准，假设31M ~M 尺寸相同，那么输出电压为BE V 是负温度系数，对温度求导数，得到公式（Razavi ，Page313）： 其中，23-≈m 。
如果输出电压为零温度系数，那么： 得到： 带入：得到：在27°温度下，输出电压等于1.185V ，小于电源电压1.4V ，可这个电路并不能工作在1.4V 电源电压下，因为对于带隙基准里的运放来说，共模输入范围会受到电源电压限制，电源电压的最小值为： 其中，2BE V 是三极管2Q 的导通电压，pair al differenti input GS V ___是运放差分输入管对的栅源电压，source current of drive over V ____是运放差分输入管对尾电流源的过驱动电压。
对于微安级别的电流，可以认为：这里将差分输入对的体和源级短接以减小失配，同时阈值电压不会受到体效应的影响。
假设差分对尾电流源的过驱动电压为100mV ，那么，电源电压的最小值为：下表列出了smic.13工艺P33晶体管阈值电压和三极管的导通电压随Corner 角和温度变化的情况：-40° 27° 80° slow -826mV -755mV -699mV typical -730mV -660mV -604mV fast -637mV -567mV -510mV BJT 的BE V -40° 27° 80° slow 830mV 720mV 630mV typical 840mV 730mV 640mV fast860mV750mV660mV可以计算出在不同温度的Corner 角下电源电压的最小值：-40° 27° 80° slow 1.756V 1.575V 1.429V typical 1.67V 1.49V 1.344V fast1.597V1.417V1.27V可以看出，对于大部分情况，1.4V 电源电压无法保证带隙基准中运放的正常工作，所以必须改进电路结构，使其可以工作在1.4V 电源电压下。
带隙基准的原理
带隙基准的原理
嘿，朋友们！今天咱们来聊聊带隙基准的原理，这可真是个超级厉害的东西啊！
想象一下，带隙基准就像是一个精准无比的导航仪，能为电子设备指引出最正确的方向。
比如说，你的手机能稳定地显示时间、你的电脑能准确处理各种数据，这里面可都有带隙基准的大功劳呢！
带隙基准的原理其实不难理解啦。
它就像是一个聪明的裁判，能够提供一个非常稳定的参考电压。
你知道吗，就好像在一场比赛中，如果裁判不靠谱，那整个比赛不就乱套啦？带隙基准就是要保证这个参考电压稳如泰山，不管周围环境怎么变化，它都能坚守阵地！
再打个比方吧，带隙基准就像你在黑暗中前行时手里的那盏明灯，始终为你照亮前方的路。
它依靠巧妙的电路设计和特殊的半导体材料，实现了这种令人惊叹的稳定性。
这可不是随便就能做到的哟，得靠无数科学家和工程师们的智慧和努力呢！
比如说，在芯片制造中，带隙基准就发挥着至关重要的作用。
如果没有它，芯片可能就会变得神经兮兮的，一会儿正常一会儿出问题。
“哎呀，那可不行啊！”你肯定会这么说。
总之，带隙基准的原理虽然有点复杂，但它真的是电子世界里的无名英雄啊！它默默地工作，保证着各种电子设备的正常运行。
所以啊，我们真应该好好感谢这些看似不起眼，实则无比重要的带隙基准们！它们真的是太了不起啦！
我的观点很明确，带隙基准是电子领域中不可或缺的关键要素，它的作用和价值不可估量。
带隙基准原理
带隙基准原理带隙基准原理是一个重要的概念，在材料科学中有广泛的应用。
在物理学中，带隙是指能带中最高的已占据电子带和最低的未占据电子带之间的能隙。
它是一种材料特性，能够影响该材料的电子能级结构和光学性质。
许多领域，如电子行业、信息行业、太阳能行业、照明行业、半导体行业和光电行业等，对带隙的研究和应用具有重要意义。
在半导体行业中，半导体材料的带隙是一个关键参数。
带隙提供了材料的能带结构，影响电子的运动和穿透，因此也影响了半导体材料的电学性能和光学性质。
带隙大小的差异可以使得电子在不同材料中的行为方式发生变化。
例如，较小的带隙可以超越材料的电子激发能，从而产生热激跃和电离，这种特性可以用于光电探测器和光度计以及太阳电池。
同时，大的带隙可以阻碍场效应晶体管的电子流动，从而限制其用于高速数字和模拟电路应用。
半导体材料的带隙取决于材料的组成、晶体结构和纯度。
材料的组成指的是半导体材料的原子组成，例如硅、锗、镓砷等。
不同的半导体组成会产生不同大小的带隙。
晶体结构指的是半导体材料的排列方式，如三方晶体结构、脉冲晶体结构等。
纯度指的是材料中杂质的含量，杂质含量越少，材料的带隙就越大。
半导体材料的带隙可以通过不同的方法实现测量。
其中一个重要的测量方法是光学方法，是通过使用不同的光源和测量设备来测量材料中电子的行为。
这种方法通常被用于半导体制造过程中，以确保不同批次的材料具有相同的带隙。
总之，带隙基准原理是材料科学和物理学的一个重要概念，可以用于描述材料的电子能级结构和光学性质。
在半导体行业中，带隙大小是一个关键参数，影响半导体材料的电学性能和光学性质。
因此，准确测量带隙大小对于半导体制造过程非常重要。
带隙参考源探究
带隙基准源原理姓名：学号：班级：带隙基准源原理学习总结在目前集成电路模块如数模转换器，通信电路等的组成中，基准源始终是一个重要的组成单元。
基准源的稳定性及抗噪声能力是影响模块运行精度、性能的重要影响因素。
由于带隙基准电压，电流源电路的输出电压及电流几乎不受温度和电源电压变化的影响，这就使得片内集成的带隙基推电压、电流源电路成了模拟集成电路芯片中不可缺少的关键部件。
带隙基准电压源的实现是由两个具有完全互补温度特性的电压相加实现的。
一般方法是在一个随温度上升而下降的具有负温度系数的电压，加上一个随温度上升而上升的具有正温度系数的电压．从而实现输出电压的零温度系数。
在带隙基准电压源中，是由具有正温度系数的热电压V t和具有负温度系数的双极晶体管基极一发射极电压V BE相加构成。
双极晶体管的V EB 具有负温度系数:T 为绝对温度, Eg 为硅的带隙能量。
工作在不同电流密度下的双极晶体管V EB 的差值ΔV EB与绝对温度成正比:使ΔV EB的温度系数刚好抵消V EB的温度系数,得到一个与温度无关的基准电压。
一、CMOS 带隙基准源电路运算放大器OPA 、PMOS 管M1 和M2 构成一个负反馈,使得运放正负输入端电压相等。
ΔV EB与绝对温度成正比。
运放的输入电流为零,所以,电阻R1、R2A上的电压和也与绝对温度成正比, 可以用来补偿Q1、V EB中随绝对温度线性减小的部分。
合理选择R1 、R2 的值,就可以得到与度无关的输出电压：原理分析：在图中，由两个完全匹配的MOS管M1、M2使得流经Q1、Q2管得电流相等。
通过运放的负反馈作用，使得放大器输入端的两点电位相等。
Q1的发射极的面积是Q2的n倍，所以Q2的集电流密度是Q1的n倍。
所以，电阻R上的压降便是两个具有不同集电极电流密度的BE结结压降只差，因此流经R1上的电流是正比于绝对温度的电流。
二、低电源电压CMOS带隙基准源电路1、输出端接分流电阻的带隙基准源消除运放共模输入电平对电源电压的限制，可以通过合理选择运放的输入级。
带隙基准学习笔记
带隙基准学习笔记Company Document number：WTUT-WT88Y-W8BBGB-BWYTT-19998带隙基准设计A.指标设定该带隙基准将用于给LDO 提供基准电压，LDO 的电源电压变化范围为到，所以带隙基准的电源电压变化范围与LDO 的相同。
LDO 的PSR 要受到带隙基准PSR 的影响，故设计的带隙基准要有高的PSR 。
由于LDO 是用于给数字电路提供电源，所以对噪声要求不是很高。
下表该带隙基准的指标。
B.拓扑结构的选择上图是传统结构的带隙基准，假设31M ~M 尺寸相同，那么输出电压为BE V 是负温度系数，对温度求导数，得到公式（Razavi ，Page313）：其中，23-≈m 。
如果输出电压为零温度系数，那么：得到： 带入： 得到：在27°温度下，输出电压等于，小于电源电压，可这个电路并不能工作在电源电压下，因为对于带隙基准里的运放来说，共模输入范围会受到电源电压限制，电源电压的最小值为：其中，2BE V 是三极管2Q 的导通电压，pair al differenti input GS V ___是运放差分输入管对的栅源电压，source current of drive over V ____是运放差分输入管对尾电流源的过驱动电压。
对于微安级别的电流，可以认为：这里将差分输入对的体和源级短接以减小失配，同时阈值电压不会受到体效应的影响。
假设差分对尾电流源的过驱动电压为100mV ，那么，电源电压的最小值为：下表列出了工艺P33晶体管阈值电压和三极管的导通电压随Corner 角和温度变化的情况：可以计算出在不同温度的Corner 角下电源电压的最小值：可以看出，对于大部分情况，电源电压无法保证带隙基准中运放的正常工作，所以必须改进电路结构，使其可以工作在电源电压下。
上图是一种实用的低压带隙基准的结构，假设31M ~M 尺寸相同，同样假设：那么，输出电压为：如果输出电压为零温度系数，那么：得到： 带入： 得到：可以通过设置3R 与2R 的比值，将输出电压设定在任意值。
cmos模拟集成电路设计ch11带隙基准up[精华]讲解学习
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与温度无关的基准
3、与温度无关的基准
• 3.1 负温度系数电压
对于一个双极器件，
而
m -3/2， VT=kT/q，
硅带隙能量Eg 1.12eV
计算VBE的温度系数（假设IC不变）， 例， VBE 750mV，T=300K时， VBE/ T -1.5mV/K
则，
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与温度无关的基准
• 3.2 正温度系数电压
如果两个双极晶体管工作在不相等的电流密度下，那么它们的基极-发射 极电压差值就与温度成正比。
例1：如果两个同样的晶体管偏置的集电极电流 分别为nI0和I0，忽略基极电流，则
则
例2：如果如右图的两个晶体管偏置的集电极电 流分别为nI0和I0，忽略基极电流，则
电流镜
CMOS模拟集成电路设计
带隙基准
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带隙基准
提纲
• 1、概述 • 2、与电源无关的偏置 • 3、与温度无关的基准 • 4、PTAT电流的产生 • 5、恒定Gm偏置
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概述
1、概述
• 基准
– 目的：建立一个与电源和工艺无关、具有确定 温度特性的直流电压或电流。
简化的PTAP电路： 见右图，要使ID1=ID2，必须VX=VY,因此
此电路可以改为产生带隙基准电压的电路，
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电流镜
5、恒定Gm偏置
• 与电源无关的偏置电路是确定跨导的 简单电路
因此，
采用开关电容电路代替电阻可以达到更高的精度。
=(CSfCK)-1
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带隙基准
带隙基准学习笔记
时，表达式化简为：
如果：
我们得到：
也就是说即使 无穷大， 还是会变化，直观上可以这样理解：
当 无穷大的时候， 漏端可以认为接地，那么流过 的电流一定会流入 :
所以：
现在分析输出端，如下图所示：
假设输出晶体管 的跨导为 ，输出阻抗为 ，假设 ，那么我们可以得到公式：
可以得到PSRR表达式：
这个表达式告诉我们一个重要结论：当：
用的PNP33管，发射结面积用5×5的，Q2和Q4的N=8，Q1和Q2的N=1，Q1和Q2的偏置电流设在1uA，Q3和Q4的偏置电流设在10uA，如下图所示：
温度从-40°扫描到80°，测量VQ1-VQ2与VQ3-VQ4随温度变化的曲线，得到下图：
实测值为：
附上两个Corner角的数据：
Corner
-730mV
-660mV
-604mV
fast
-637mV
-567mV
-510mV
BJT的
-40°
27°
80°
slow
830mV
720mV
630mV
typical
840mV
730mV
640mV
fast
860mV
750mV
660mV
可以计算出在不同温度的Corner角下电源电压的最小值：
-40°
27°
80°
的设计
上图是小信号电路图，在分析PSRR时，假设电源电压变化了 ，可以计算出 栅极电压的变化量 和输出电压变化量 ，那么:
由于晶体管 、 、 不决定各支路电流大小，故在计算PSRR时忽略这三个晶体管，同时另：
当电源电压变化后，晶体管 栅极电压将发生变化，这个变化是由两条信号通路同时叠加引起，一条通路是：电源电压变化后，有小信号电流流入 和 节点，信号被运放放大后在 栅极产生一个电压 ，这个电压为：
带隙基准的原理和应用
带隙基准的原理和应用1. 带隙基准的概念带隙基准是指能源禁带（带隙）的能量差作为基准来描述其他能级的能量。
在固体物理学和半导体器件工程中，带隙基准是一个重要的概念。
在材料科学和电子学领域，带隙基准的理解和应用对于开发新材料和设计新型器件具有重要意义。
2. 带隙基准的原理带隙是固体材料中电子能级的能带结构中出现的能量差。
在绝缘体和半导体中，带隙是由原子之间的相互作用和晶格结构所决定的。
带隙基准的原理可以通过能带理论来解释，即根据固体结构和电子行为来描述材料的能量级。
根据能带理论，材料中的电子分为价带和导带。
在绝缘体中，带隙较大，导带与价带之间没有电子，因此电子无法在绝缘体中自由移动。
而在导电材料中，带隙较小，导带和价带之间有部分电子，因此电子可以在导电材料中自由移动。
带隙基准的原理是通过确定材料中带隙的大小来描述其他能级的能量。
带隙越大，材料的导电性越差，绝缘性越好。
带隙越小，材料的导电性越好，半导体性质越明显。
3. 带隙基准的应用带隙基准在材料科学和半导体器件工程中具有广泛的应用。
以下列举几个应用案例：•化学材料设计：通过带隙基准可以预测一种化学材料的导电性和光学性质，进而引导新材料的设计和合成。
例如，在太阳能电池的设计中，通过调整材料的带隙大小可以提高光电转换效率。
•半导体器件制造：在半导体器件的设计和制造过程中，带隙基准起到了关键的作用。
带隙基准可以帮助工程师确定材料的导电性和电子特性，从而指导半导体器件的设计和性能优化。
例如，在集成电路中，带隙基准可以帮助确定材料的选择和布局。
•能源存储与转换：带隙基准在能源存储和转换领域也有重要的应用。
通过带隙基准，可以预测材料在光伏、光催化和电池等能源转换过程中的效率和稳定性。
例如，在锂离子电池的设计中，带隙基准可以帮助选择合适的正负极材料，以提高电池的容量和循环寿命。
•电子行为研究：带隙基准也可以用于研究材料中的电子行为。
通过带隙基准，可以了解材料中的电子结构和激发态，进而研究材料的输运性质和光学性质。
带隙基准的简并点
带隙基准和简并点带隙基准是指在固体材料中，最低的电子能级和最高的价带之间的能量差。
它是评估材料导电性质的重要因素，也是研究材料光学性质和电子结构的基础。
在这篇文章中，我们将讨论带隙基准以及与之相关的简并点。
带隙基准的概念最早出现在固体物理学中，用于描述电子在晶体中的行为。
在晶体中，价带是指原子价电子能量最高的一层能级，而导带则是指电子能量较低的一组能级。
介于这两者之间的能量差被定义为带隙。
带隙的大小直接影响了材料的导电性质，通常被分为导体、绝缘体和半导体三种类型。
对于导体来说，它们的带隙非常小或者完全没有带隙。
这意味着导体中电子可以自由地从价带跃迁到导带，导致材料呈现出良好的导电性质。
金属就是典型的导体例子，其带隙大小接近于零。
绝缘体与导体相反，具有较大的带隙。
这意味着绝缘体中价带的电子无法轻易地跃迁到导带。
因此，在绝缘体中几乎没有自由电子的存在，导致材料呈现出良好的绝缘性质。
典型的绝缘体包括陶瓷和某些半导体材料。
半导体是介于导体和绝缘体之间的一类材料。
它们的带隙大小介于导体和绝缘体之间，允许部分电子从价带跃迁到导带。
这使得半导体能够表现出导电性，但相对于金属来说，其电导率要低得多。
半导体的典型例子包括硅和锗。
而简并点是指在材料的能带中出现能量等于或接近于零的点。
简并点通常与材料的对称性和晶体结构密切相关。
正如其名称所示，简并点会导致能带在特定的能量处交叉，使得电子在能带之间跃迁的概率增加。
这样的交叉点对于材料的电子传输、热传导和光学性质起着重要的影响。
简并点可以出现在材料的导带和价带之间，也可以在价带或导带内部的不同能级之间。
简并点的存在可以帮助我们理解材料的电子行为和性质。
例如，一些具有简并点的材料表现出非常高的电导率，使其成为导电性能优异的材料。
总结起来，带隙基准是描述固体材料电子行为的重要因素之一，能够评估材料的导电性质和光学性质。
带隙大小直接影响着材料的导电性质，使得材料呈现出导体、绝缘体或半导体的特性。
带隙基准学习笔记
这个数值还是不够高，必须寻找其它结构来提高PSR。实际上，低频时，PMOS晶体管栅极电压并不是与电源电压同步变化的，如果运放低频增益很高，那么，在低频时，可以认为晶体管 、 的漏端电压不随电源电压变化，等效为接地，如下图所示：
误差放大器输入端在 和 处，通过将 设置为1，将这两点电压设定为BJT导通电压的二分之一，计算出在不同温度和Corner角下电源电压的最小值：
-40°
27°
80°
slow
typical
fast
可以看到，最坏情况出现在SlowCorner角低温下，电源电压最小值仍然小于，意味着这种结构可以满足本次低压设计的要求。
另一条通路是：电源电压变化后，有小信号电流通过 流入 和 源级，流入大小为 的电阻后，在 栅极产生一个电压 ，这个电压为：
在 漏端，根据基尔霍夫电流定律，有：
联立上面三个方程组，得到下面公式：
得出：
因为：
所以上面公式简化为：
从某种意义上说： 越接近1，PSRR越大。由简化后的公式可以看到，除了增大运放开环增益 之外，还可以提高 的本征增益 和 的本征增益 。当：
876mV
830mV
typical
822mV
753mV
704mV
fast
700mV
630mV
580mV
最坏情况发生在SlowCorner角低温情况，此时误差放大器共模输入电压为，这就意味着如果用NMOS管作为误差放大器输入管，那么带隙基准输出电压不能低于。但是这时候输出级PMOS晶体管的小信号输出阻抗已经变的很小，比如当L=2um时，由上面的图可以看到，输出阻抗为大约为7M欧姆，此时PSR不是很高。所以误差放大器的输入管采用PMOS比较合适，为了提高匹配，降低噪声，PMOS管的体和源级可以短接，进一步提高了最高共模输入电压。共模输入电压最多为电源电压减去PMOS管的栅源电压再减去尾电流源的过驱动电压：
带隙基准电路基本原理
带隙基准电路的基本原理是基于半导体材料的能带结构。
在半导体中，存在一个禁带（能隙），用于区分导带和价带。
导带中的电子能够在半导体中自由移动，而价带中的电子处于固定位置。
当在半导体中施加电压时，电子能够从价带跃迁到导带中，从而形成电流。
带隙基准利用半导体材料特有的能带结构来生成稳定的电压参考。
具体原理如下：首先，在半导体材料中形成两个P-N结，其中一个为温度感应器，另一个是反向偏置的二极管。
当在这两个结之间施加偏置电压时，会形成一条叫做带隙电压（Bandgap Voltage）的电压参考。
该电压与半导体材料的能带隙相关，而与工作温度无关。
带隙基准相位裕度和增益裕度
带隙基准相位裕度和增益裕度带隙基准、相位裕度和增益裕度，这三个词听起来像是天书，咋一听让人想起电路、信号、噪声什么的，脑袋里冒出一堆复杂的公式，感觉整个世界瞬间变得无比专业。
可是，朋友，今天我们就要一起用通俗易懂的方式，聊一聊这些看似高大上的概念。
你信不信，原来这些东西也能轻松聊得明明白白。
什么是“带隙基准”？别着急，它其实就像是我们在日常生活中需要的一个“标准”，你看，大家去做饭总得有个食谱吧？如果每次都没有明确的标准，火候没控制好，味道都差不多有了，但是也许少了点什么。
带隙基准就差不多是这样的角色。
它是一种可以在不同环境下都稳定工作的参考电压，就像你做菜时，总需要一个稳定的火力来掌控锅里的菜，带隙基准就是给电路提供一个稳定的电压，保证电路在不同的电流、电压条件下，都能正常工作，避免出现“跑偏”的现象。
接下来聊聊“相位裕度”。
嗯，这个听起来有点难度，不过别怕，我们把它想成是“稳定性”的一个尺度吧。
就像你开车，车速一快，方向盘抖得厉害，差不多要失控了，这时候你就希望车稳一点，不要摇摆不定。
相位裕度就是电路的“稳度”，它决定了电路是否能在应对各种信号时，保持稳定。
如果相位裕度太小，就好比车速太快、方向盘太轻，电路可能就会“飘”，甚至出现不稳定的情况。
你要是想让电路更稳，增加相位裕度就成了必修课，简单来说，就是让电路有足够的“缓冲”来处理信号变化，避免突然的失控。
再说增益裕度，别听名字这么严肃，它其实就像是电路的“放松度”。
想象一下，你在看一个演唱会，音响声音太小，根本没法享受；要是音量开得太大，爆音、扭曲，那就“哭”了。
增益裕度其实就是给音响设置一个合理的增益空间，让它既能把声音放得很清楚，又不会出问题。
电路里的增益裕度也是类似的，它代表了电路可以承受多少增益的变化而不至于失控。
如果增益裕度太小，电路可能对一些信号变化反应过激，导致“失真”甚至崩溃；如果增益裕度大，就意味着电路有足够的“放松”空间，可以应对各种信号变化。
带隙基准学习笔记
带隙基准设计A.指标设定该带隙基准将用于给LDO 提供基准电压，LDO 的电源电压变化范围为1.4V 到3.3V ，所以带隙基准的电源电压变化范围与LDO 的相同。
LDO 的PSR 要受到带隙基准PSR 的影响，故设计的带隙基准要有高的PSR 。
由于LDO 是用于给数字电路提供电源，所以对噪声要求不是很高。
下表该带隙基准的指标。
电源电压 1.4V~3.3V 输出电压 0.4V 温度系数 35ppm/℃ PSR@DC ，@1MHz-80dB ，-20dB积分噪声电压（1Hz~100kHz ）<1mV 功耗 <25uA 线性调整率<0.01%B.拓扑结构的选择上图是传统结构的带隙基准，假设31M ~M 尺寸相同，那么输出电压为BE V 是负温度系数，对温度求导数，得到公式（Razavi ，Page313）： 其中，23-≈m 。
如果输出电压为零温度系数，那么： 得到： 带入：得到：在27°温度下，输出电压等于1.185V ，小于电源电压1.4V ，可这个电路并不能工作在1.4V 电源电压下，因为对于带隙基准里的运放来说，共模输入范围会受到电源电压限制，电源电压的最小值为： 其中，2BE V 是三极管2Q 的导通电压，pair al differenti input GS V ___是运放差分输入管对的栅源电压，source current of drive over V ____是运放差分输入管对尾电流源的过驱动电压。
对于微安级别的电流，可以认为：这里将差分输入对的体和源级短接以减小失配，同时阈值电压不会受到体效应的影响。
假设差分对尾电流源的过驱动电压为100mV ，那么，电源电压的最小值为：下表列出了smic.13工艺P33晶体管阈值电压和三极管的导通电压随Corner 角和温度变化的情况：-40° 27° 80° slow -826mV -755mV -699mV typical -730mV -660mV -604mV fast -637mV -567mV -510mV BJT 的BE V -40° 27° 80° slow 830mV 720mV 630mV typical 840mV 730mV 640mV fast860mV750mV660mV可以计算出在不同温度的Corner 角下电源电压的最小值：-40° 27° 80° slow 1.756V 1.575V 1.429V typical 1.67V 1.49V 1.344V fast1.597V1.417V1.27V可以看出，对于大部分情况，1.4V 电源电压无法保证带隙基准中运放的正常工作，所以必须改进电路结构，使其可以工作在1.4V 电源电压下。
带隙基准总结
IS
=
bT
4+m
exp
−Eg kT
(1-2)
其中 b 为比例系数。用 IS 对温度 T 求导，得到：
∂I S ∂T
= b(4 + m)T 3+m exp −Eg kT
+ bT 4+m exp −Eg kT
(
Eg kT 2
)
(1-3)
写出VBE = VT ln(IC / IS ) ，并计算 VBE 的温度系数。在 VBE 对 T 取对数，注意 IC 也是温度的函 数，为了简化分析，暂时保持 IC 不变。得到：
（2） 运放失调的影响
运放的失调主要是指由于运放的输入的不对称性导致运放在输入为零时其输出电压不为
零。因此，运放的输入失调会给 ∆VBE 带来误差从而导致基准输出产生误差。例如，在图 13 电路中的运放的同相端加上一个失调电压 VOS，则有 VBE1-VOS≈VBE2+R3IC2（运放增益 Av 很大）和 VREF=VBE2+(R3+R2)IC2，这样
（4） 电源抑制
如前述，电源抑制是衡量电路对电源线上噪声抑制能力的重要参数。对于带隙基准电路 而言，高的电源抑制比尤为重要。原因在于带隙基准电压源电路的输出与比较器或误差放大 器相连，作为误差放大器差分输入的的一部分，如果电源噪声或电源纹波在带隙基准电路中 没有得到好的抑制，那么电源噪声或纹波电压将会作为误差放大器的输入信号的一部分，继 而被放大严重影响电路的输出信号。所以在设计带隙基准电压源电路时，要尽可能的提高电 路的电源抑制比。
减小失调的方法有很多，例如：（1）运放采用大尺寸器件并观察选择版图的布局使得 失调最小；（2）Q1，Q2 的集电极电流比率可以设置为 M，使得ΔVBE 增大到 VTln（MN）；
开关电容带隙基准
开关电容带隙基准1. 引言开关电容带隙基准是指在开关电容器中，用于控制开关的电荷存储和释放的能量差。
该能量差由带隙决定，带隙越大，存储和释放的能量差越大，开关性能越好。
本文将介绍开关电容带隙基准的定义、影响因素以及相关技术。
2. 开关电容带隙基准的定义开关电容器是一种用于存储和释放电荷的装置，它由两个可互相接通或断开的电极构成。
当两个电极相连时，可以通过充放电过程将电荷存储在其中，当两个电极断开时，则可以将存储的电荷释放出来。
而带隙则是指两个相连或相断的状态之间所需施加的最小能量。
3. 影响开关电容带隙基准的因素3.1 材料选择材料选择是影响带隙大小的重要因素之一。
常见的材料有金属氧化物、聚合物等。
不同材料具有不同的导体特性和介质特性，从而影响带隙大小。
例如，金属氧化物通常具有较大的带隙，可以实现更大的能量差。
3.2 结构设计结构设计也是影响带隙大小的因素之一。
开关电容器的结构设计包括电极形状、间距等。
间距越小，带隙越小，存储和释放的能量差也相应减小。
因此，在设计过程中需要综合考虑结构参数对带隙的影响。
3.3 制造工艺制造工艺对开关电容带隙基准同样有重要影响。
不同的制造工艺可能导致材料性质、结构参数等方面的差异，进而影响带隙大小。
因此，在制造过程中需要选择合适的工艺参数，并进行严格控制。
4. 开关电容带隙基准相关技术4.1 薄膜沉积技术薄膜沉积技术是一种常用于制备开关电容器的技术。
该技术通过在底座上沉积一层薄膜来形成电容器结构。
通过控制沉积过程中的温度、压力等参数，可以实现带隙的精确控制。
4.2 纳米材料应用纳米材料具有较小的尺寸效应和表面效应，可以实现更小的带隙。
因此，在开关电容器中引入纳米材料可以有效提高带隙基准。
4.3 光刻技术光刻技术是一种常用于微电子制造中的技术。
通过光刻技术，可以在电容器结构上形成亚微米级别的图案，从而实现更小的带隙。
5. 结论开关电容带隙基准是影响开关电容器性能的重要因素之一。
带隙基准电压源BandGap的调节与理论分析
ln nI0 IS1
VT
ln I0 IS2
VT
ln n
VBE k ln n T q
VBE的差值就表现出正温度系数。
零温度系数的基准电压
利用双极晶体管的正，负温度系数电压，可设计出 一个零温度系数的基准。 VREF VBE (VT ln n)
令 =1，VBE T =-1.5mV 。K VT T 0.087对上式 两边分别对温度T求导，得到零温度系数的基准：
DC仿真
完成启动电路的仿真测试后，设置好DC仿真环境， 温度扫描在-40度到120度，电源电压为3.3V，以 及restypical，captypical，diotypical， biotypical，tt的工艺模型下。完成DC直流仿真后， 用计算器计算出BandG电路的温漂系数。
T Vmax Vmin *106 Vmean (Tmax Tmin )
3.3V时基准电压曲线
如图所示为3.3V时， BandGap输出电压曲线， 可以看到Vmax=1.251， Vmin=1.249.
计算得出温漂系数为
9.434
不同电压的温度扫描
图示为电源电压为
3.0V，3.3V，3.6V， restypical， captypical， diotypical， biotypical，tt的工艺 模型下的DC仿真。可
PM14，PM15与PM18，PM19启动后续 整个电路。
Cascode电路结构
为保证NM20与NM21处的电压保持跟随，采用 Cascode结构使得Vo1与Vo2稳定在近似相等的 电压，那么有：
VBE1 RI VBE2 RI VBE1 VBE2 VT ln n
VO2 VBE2 VT ln n
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带隙基准设计A.指标设定该带隙基准将用于给LDO提供基准电压，LDO的电源电压变化范围为1.4V到3.3V，所以带隙基准的电源电压变化范围与LDO的相同。
LDO的PSR要受到带隙基准PSR的影响，故设计的带隙基准要有高的PSR。
由于LDO是用于给数字电路提供电源，所以对噪声要求不是很高。
下表该带隙基准的指标。
电源电压1.4V~3.3V输出电压0.4V温度系数35ppm/℃PSR@DC，@1MHz-80dB，-20dB积分噪声电压（1Hz~100kHz）<1mV功耗<25uA线性调整率<0.01%B.拓扑结构的选择上图是传统结构的带隙基准，假设M1~M尺寸相同，那么输3出电压为R2V REF VlnNV BET3R1V是负温度系数，对温度求导数，得到公式（Razavi，BEPage313）：V BE3BE3(4)Tg/VmVETTq其中，3m。
如果输出电压为零温度系数，那么：2V REF V BE3TTkqlnNR2R1得到：kV BE(4m)V T E g/R32lnNqRT1q带入：R2V REF VlnNV BET3R1 得到：EgV REF(4m)VTq在27°温度下，输出电压等于1.185V，小于电源电压1.4V，可这个电路并不能工作在1.4V电源电压下，因为对于带隙基准里的运放来说，共模输入范围会受到电源电压限制，电源电压的最小值为：VDDmin V BE VV2GS_input_differential_pairover_drive_of_current_source其中，V是三极管Q2的导通电压，V GS_input_differential_pair是运放差BE2分输入管对的栅源电压，V____是运放差分输入管对尾overdriveofcurrentsource 电流源的过驱动电压。
对于微安级别的电流，可以认为：V GS VTH 这里将差分输入对的体和源级短接以减小失配，同时阈值电压不会受到体效应的影响。
假设差分对尾电流源的过驱动电压为100mV，那么，电源电压的最小值为：VDD min V BE2V TH_input_differential_pair100mV下表列出了smic.13工艺P33晶体管阈值电压和三极管的导通电压随Corner角和温度变化的情况：V-40°27°80°THslow-826mV-755mV-699mVtypical-730mV-660mV-604mVfast-637mV-567mV-510mVBJT的V-40°27°80°BEslow830mV720mV630mVtypical840mV730mV640mVfast860mV750mV660mV可以计算出在不同温度的Corner角下电源电压的最小值：VDD-40°27°80°minslow1.756V1.575V1.429Vtypical1.67V1.49V1.344Vfast1.597V1.417V1.27V可以看出，对于大部分情况，1.4V电源电压无法保证带隙基准中运放的正常工作，所以必须改进电路结构，使其可以工作在1.4V电源电压下。
上图是一种实用的低压带隙基准的结构，假设M 1~M 尺寸相3同，同样假设：R 2A R A R B R B R12221222那么，输出电压为：V REF VlnNVTBE2 ()R3RR 12如果输出电压为零温度系数，那么：V REF V BE 2 TTR 3 R 2 k q lnNR 3 R 10 得到：3V(4m)VE/kRBETg 2lnN qRT1q R3 R 2带入：V REF VlnNVTBE2 ()R3RR 12得到：E gV[(4m)V T REF q] R3 R 2可以通过设置R 与R 2的比值，将输出电压设定在任意值。
3误差放大器输入端在N和N2处，通过将R2A1/R2A2设置为1，将1这两点电压设定为BJT导通电压的二分之一，计算出在不同温度和Corner角下电源电压的最小值：VDD-40°27°80°minslow1.341V1.215V1.114Vtypical1.25V1.125V1.024Vfast1.167V1.042V0.94V可以看到，最坏情况出现在SlowCorner角低温下，电源电压最小值仍然小于1.4V，意味着这种结构可以满足本次低压设计的要求。
R2A/R A越大，电源电压的最小值越低，不过带隙基准环路增122益也变低了。
将R设置为1，输出电压可以为1.2V，但是这时候带隙基3/RR设置为1，输出电压可以为1.2V，但是这时候带隙基2准的低频PSR会变差，为了提高低频PSR，运放的增益要很高，但是在这种电路中，PSR不仅与运放增益有关，还与输出级PMOS晶体管的输出电阻有关，如下图所示：当PMOS晶体管M输出电阻足够小的时候，M3的栅源电压微3小变化引起的电流变化与流过M小信号输出阻抗的电流相比可3以忽略不计，那么此时可以近似认为M的栅源电压交流短路，3那么，有：PSR V RREF3VDDr o其中ro为PMOS晶体管M的小信号输出阻抗，这个输出阻抗3与漏源电压有关系，将PMOS晶体管偏置电流设为5uA，宽长比分三组，各为10um/1um，20um/2um，40um/4um，电源电压设为1.4V，漏端加一可变电压V1，V1从0V扫描到1.4V，如下图所示：测量PMOS晶体管M、M1、M4的小信号输出阻抗随V1的变化关系，得到如下数据：可以看到，晶体管的输出阻抗随漏源电压的增加而增加，随沟道长度的增加也变大，当V1升高到1.2V时，三种沟道长度的晶体管的输出阻抗减小到大约660k的数值，一般来说，R的3 数量级在100k左右，如果在电源电压为1.4V时，带隙基准输出1.2V，那么，此时的PSR是：PSR V R100kREF316dB Vro660kDD为了提高低频PSR，就必须在尽可能提高运放增益的情况下，增加PMOS晶体管的小信号输出阻抗ro，这一措施首先是通过减小带隙基准输出电压来实现，带隙基准输出电压要接在LDO的误差放大器输入端，如果误差放大器使用NMOS管作为输入差分对，那么其共模输入电压至少为NMOS管的栅源电压加上尾电流源的过驱动电压：VcmVVGSDSSAT 用下图可以仿真出误差放大器最低共模输入电压的数值：用5uA的电流偏置二极管连接的宽长比为20um/1um的NMOS管，将其源级用100mV的电压偏置，模拟尾电流源的过驱动电压，将体接到地上，测量晶体管栅极电压，这个电压大致等于误差放大器的最低共模输入电压，结果如下表：V-40°27°80°cmslow945mV876mV830mVtypical822mV753mV704mVfast700mV630mV580mV最坏情况发生在SlowCorner角低温情况，此时误差放大器共模输入电压为0.945V，这就意味着如果用NMOS管作为误差放大器输入管，那么带隙基准输出电压不能低于0.945V。
但是这时候输出级PMOS晶体管的小信号输出阻抗已经变的很小，比如当L=2um时，由上面的图可以看到，输出阻抗为大约为7M欧姆，此时PSR不是很高。
所以误差放大器的输入管采用PMOS 比较合适，为了提高匹配，降低噪声，PMOS管的体和源级可以短接，进一步提高了最高共模输入电压。
共模输入电压最多为电源电压减去PMOS管的栅源电压再减去尾电流源的过驱动电压：VcmVVVDDGSDSSAT假设过驱动电压为100mV，用同样的手段（宽长比20um/1um，偏置电流5uA）可以得到最高共模输入电压值：V-40°27°80°cmslow383mV445mV492mVtypical484mV548mV595mVfast585mV650mV699mV可以看到，最坏情况发生在SlowCorner角低温下，带隙基准输出电压必须低于383mV才能使所有Corner角都能满足误差放大器共模输入范围的要求。
但是带隙基准输出电压越低，LDO的噪声性能越差，故将带隙基准输出电压设置在400mV，实际上，可以增加PMOS晶体管的宽长比，使在SlowCorner角低温下，最高共模输入电压大于400mV即可。
把带隙基准输出电压降低到0.4V左右，使PMOS晶体管漏源电压有较大的提高，提高了输出阻抗，，如当L=2um时，由上面的图可以看到，输出阻抗为大约为23M欧姆，从而提高了PSR：PSR V R100kREF347dB Vro23MDD这个数值还是不够高，必须寻找其它结构来提高PSR。
实际上，低频时，PMOS晶体管栅极电压并不是与电源电压同步变化的，如果运放低频增益很高，那么，在低频时，可以认为晶体管M、M2的漏端电压不随电源电压变化，等效为接地，如下图所1示：ΔVΔV1ΔV1gmgmgmro1M1M2M3roroRL假设M、M2、M3尺寸一样，当电源电压变化V时，PMOS1晶体管M、M2、M3栅极电压变化了V1，对于M2，由基尔霍夫1电流定律，可以得到：gm(VV1)V/ro0那么，如果输出级PMOS晶体管的ro1等于M和M2的输出阻1抗ro，那么流过R的电流将约等于零，PSR会有很大的提高，但L是对于M、M2，它们的漏极电压为BJT导通电压，大约为0.7V，1对于M，由于输出电压为0.4V，它的漏极电压与3 M、M2显然不1同，所以：ro1ro为了使它们相等，在晶体管M、M2、M3漏极加入一层cascode1管，如下图所示：ΔVΔV1ΔV1gmgmgmro1M1M2M3roroRL这层cascode管强制使晶体管M、1 M、M3的漏极电压相等，2从而保证ro1与ro相等，提高了PSR，由于输出电压为0.4V，Cascode管的栅极电压直接接地即可，省去了偏置电路，降低了额外的功耗。
当然，这个结论是在运放增益足够大保证运放输入端电压的变化足够小，可以近似认为接地的条件下得出的，那么运放的设计要保证这个条件的成立。
为了使运放输入端对地电压基本不变，必须提高环路增益，由于电源电压变化范围在1.4V到3.3V内，当电源电压降至1.4V 时，折叠式共源共栅放大器将不适用，可以采用两级运放，加Miller电容补偿，也可以采用如下形式的误差放大器结构：这种结构中，在Vbias处有一个二极管连接形式的晶体管，它为带隙基准主电路和运放尾电流源提供偏置电压，当电源电压变化时，这个二极管栅极电压和电源电压同时变化，这样一来低频PSR会减小很多，该运放为单级运放，主级点在第一级输出端，非主级点在Vbias处而且在高频，只需在主级点处加电容即可保证稳定性。