有源晶振的EMC设计
电子电路设计中的EMC问题与解决方案
电子电路设计中的EMC问题与解决方案一、引言电磁兼容性(EMC)是电子电路设计中需要考虑的重要问题之一。
EMC问题包括电磁辐射与电磁感应两个方面，对电路性能产生不良影响甚至可能导致电路崩溃。
因此，在电子电路设计中，必须重视EMC问题，并采取相应的解决方案。
二、电磁辐射问题1.问题描述电磁辐射是指电子电路所产生的电磁能量以无线电波的形式传播到周围空间。
如果电路辐射的电磁能量干扰到其他电子设备，就会引发通信中断、数据丢失等问题。
2.解决方案(1)合理布局：将互相干扰的元器件尽量远离彼此，减少电磁辐射的干扰。
(2)金属屏蔽：在对电磁干扰敏感的元器件或模块周围设置金属屏蔽体，阻挡电磁辐射的传播。
(3)地线设计：合理设计地线的走向和连接方式，减少电磁辐射的产生。
(4)滤波器：在电源输入端或信号输入端添加滤波器，过滤掉高频噪声，减少电磁辐射。
三、电磁感应问题1.问题描述电磁感应是指电子电路受到外部电磁场的影响，导致电路中的信号发生失真、干扰或遭受损坏。
2.解决方案(1)地线布线：采用星形或网状布线方式，最大限度地减少环路面积，避免电磁感应。
(2)信号层分离：将模拟信号层和数字信号层分离布线，减少彼此之间的电磁干扰。
(3)差模传输：使用差分模式传输数据，通过相位抵消降低电磁干扰的影响。
(4)平面屏蔽：在布局设计中，将模拟与数字信号的地面层分开，并在模拟信号部分添加屏蔽层，减少电磁感应。
四、工作频率选择1.问题描述工作频率对电磁兼容性有重要影响。
过低的工作频率容易受到电源杂散和信号干扰的影响，而过高的工作频率容易引发射频干扰问题。
2.解决方案(1)频率规划：根据实际需求，合理规划工作频率，避免频率范围重叠导致互相干扰。
(2)滤波器设计：根据工作频率选择合适的滤波器，对输入信号进行滤波，减少杂散和干扰。
(3)频率选择器：在设计中加入可调节频率的器件，使得电路在不同工作频率下能够进行优化和调整。
五、辐射与抗辐射设计1.问题描述电子电路会通过导线和天线发射电磁波，也会被周围的电磁波诱导或辐射。
32种EMC标准电路图纸及介绍
32种EMC标准电路图纸及介绍1、AC24V接口EMC设计标准电路
2、AC110V-220VEMC设计标准电路
3、AC380V接口EMC设计标准电路
4、AV接口EMC设计标准电路
5、CAN接口EMC设计标准电路
6、DC12V接口EMC设计标准电路
8、DC48接口EMC设计标准电路
10、DVIEMC设计标准电路
12、LVDS接口EMC设计标准电路
14、RJ11EMC设计标准电路
15、RS232 EMC设计标准电路
16、RS485EMC设计标准电路
17、SCART接口EMC设计标准电路
18、s-video接口EMC设计标准电路
19、USBDEVICE EMC设计标准电路
20、USB2.0接口EMC设计标准电路
21、USB3.0接口EMC设计标准电路
22、VGA接口EMC设计标准电路
23、差分时钟EMC设计标准电路
24、耳机接口EMC设计标准电路
25、复合视频接口EMC设计标准电路
26、汽车零部件电源口EMC标准设计电路
27、室内外天馈浪涌设计标准电路
28、无源晶振EMC设计标准电路
29、有源晶振EMC设计标准电路
30、以太网EMC(EMI)设计标准电路
31、以太网EMC（浪涌）设计标准电路(差模要求较高方案）
32、以太网EMC(浪涌）中心抽头方案（节约空间）。
emc电磁兼容设计与测试案例分析
emc电磁兼容设计与测试案例分析
电磁兼容性（EMC）设计和测试案例分析是指在设计、制造和入
网系统产品时，使用规范和测试方法，检测出其EMC行为。
本文将介
绍用于EMC设计和测试的常用方法和技术，以及常见的案例分析。
首先，要搞清楚EMC测试的目的。
有两个主要的方面需要考虑：
一是抑制电磁波的发射，以确保其周围环境或附近系统不受EMC污染；二是防止EMC干扰自身系统。
为了做到这一点，需要考虑系统的整体
结构，特别是各组件之间的共性与局部信号分布特性，以及由各组件
信号导致的EMC干扰和故障影响。
其次是EMC设计方法。
EMC设计流程主要包括总体设计、EMC抑制、EMC测试、仿真分析和调试调试等等。
具体的步骤就是可用性分析、选择民用和兼容的电子元器件、排列电子元器件、降低EMC/EMI噪声源、分离电源和电路、抑制电缆电磁感应、引入EMI抑制组件、使用EMC封装等等。
最后是EMC测试案例分析。
常见的EMC案例分析包括测试电源线
的EMC性能、测试产品的电磁干扰抑制治理能力等。
通常，测试主要
通过发射测量等标准EMC测试方法来完成，以确定产品能够在EMC环
境中正常运行，减少EMC/EMI干扰对其他系统的损害。
emc设计方案
emc设计方案EMC（Electromagnetic Compatibility），即电磁兼容性，是指电子设备在同一环境中能够正常工作，而不会对周围其他设备产生干扰或被其他设备干扰的能力。
EMC设计方案是为了确保电子产品在电磁环境中的性能和稳定性而进行的设计。
首先，EMC设计方案需要充分了解产品的工作环境以及与其它设备的电磁相互作用。
通过对电磁场的测试和分析，可以确定产品所处的电磁环境特点，找出可能存在的问题和风险。
基于这些信息，可以制定合理的EMC设计方案。
其次，EMC设计方案需要采取适当的电磁屏蔽措施。
在设计产品时，应考虑到电子元件的布局、线路的走向以及适当的接地和屏蔽措施。
例如，可以通过合理设计线路布局，减小电磁辐射的可能性；采用屏蔽材料和屏蔽技术，减少电磁泄露和外部电磁干扰；增加滤波器和抑制器，阻止干扰信号的入侵。
同时，EMC设计方案还需要进行严格的电磁兼容性测试。
通过对产品进行各种电磁兼容性测试，可以评估产品的电磁兼容性，发现潜在的问题和故障，并及时采取改进措施。
常见的测试项目包括辐射测试、传导测试、抗扰度测试等。
只有通过了这些测试，产品才能够获得相应的认证和合格证书。
最后，EMC设计方案还需要考虑到产品的可维护性和可升级性。
在设计产品时，应考虑到后期维护和升级时可能对EMC 性能带来的影响。
例如，在设计产品外壳时，应预留适当的空间和接口，方便后期更换或升级EMC相关部件，提高产品的可维护性和可升级性。
综上所述，EMC设计方案是确保产品在电磁环境中正常工作的关键。
通过充分了解产品工作环境、采取电磁屏蔽措施、进行严格的测试以及考虑产品的可维护性和可升级性，可以有效保证产品的电磁兼容性，提高产品的稳定性和可靠性，减少产品在电磁环境中产生的干扰和受到的干扰。
这样不仅有助于提升产品竞争力，还有助于维护整个电子设备的正常运行和电磁环境的安全。
emc电路设计要点总结
emc电路设计要点总结
EMC（电磁兼容）电路设计是确保电子设备在电磁环境中能够正常工作并且不会对周围的设备和系统造成干扰的重要部分。
以下是EMC电路设计的要点总结：
1. 地线设计，良好的地线设计是EMC电路设计的关键。
地线应该被视为电路中的一个重要元素，而不仅仅是一个连接点。
合理的地线布局可以减少回流路径的电流，减小回流路径的环路面积，从而减小电磁辐射。
2. 电源线滤波，在电路设计中使用电源线滤波器可以有效地抑制电磁干扰，使设备在电源线上受到的电磁干扰降到最低。
常见的滤波器包括LC滤波器和PI滤波器。
3. 屏蔽设计，在高频电路中，使用屏蔽罩或屏蔽壳可以有效地隔离电磁辐射，减小电磁波的传播范围，从而降低对周围设备的干扰。
4. 地线隔离，对于一些特殊的电路，需要进行地线隔离设计，以避免不同地点之间的电流环路，减小电磁辐射。
5. 电磁辐射测试，在设计完成后，需要进行电磁辐射测试，以验证设计的电路是否符合EMC标准，确保设备在实际使用中不会对周围环境产生电磁干扰。
6. 防护元件选择，在电路设计中，选择合适的防护元件如TVS 二极管、瞬态抑制器等，可以有效地保护电路不受外部电磁干扰的影响。
7. 地线回流路径设计，合理设计地线回流路径可以减小电磁辐射，降低电磁干扰。
综上所述，EMC电路设计的要点包括地线设计、电源线滤波、屏蔽设计、地线隔离、电磁辐射测试、防护元件选择和地线回流路径设计。
通过合理的设计和测试，可以确保电子设备在电磁环境中能够正常工作并且不会对周围的设备和系统造成干扰。
常用电路的EMC设计
一.常用电路的EMC设计A.电源电路电源电路设计中，功能性设计主要考虑温升和纹波大小。
温升大小由结构散热和效率决定；输出纹波除了采用输出滤波外，输出滤波电容的选取也很关键：大电容一般采用低ESR电容，小电容采用0.1UF和1000pF共用。
电源电路设计中，电磁兼容设计是关键设计。
主要涉及的电磁兼容设计有：传导发射和浪涌。
传导发射设计一般采用输入滤波器方式。
外部采购的滤波器内部电路一般采用下列电路：Cx1和Cx2为X电容，防止差模干扰。
差模干扰大时，可增加其值进行抑制；Cy1和Cy2为Y电容，防止共模干扰。
共模干扰大时，可增加其值进行抑制。
需要注意的是，如自行设计滤波电路，Y电容不可设计在输入端，也不可双端都加Y电容。
浪涌设计一般采用压敏电阻。
差模可根据电源输入耐压选取；共模需要电源输入耐压和产品耐压测试综合考虑。
当浪涌能量大时，也可考虑压敏电阻（或TVS）与放电管组合设计。
1 电源输入部分的EMC设计应遵循①先防护后滤波；②CLASS B规格要求的电源输入端推荐两级滤波电路，且尽量靠近输入端；③在电源输入端滤波电路前和滤波电路中无采样电路和其它分叉电路；如果一定有采样电路，采样电路应额外增加了足够的滤波电路。
原因说明：①先防护后滤波：第一级防护器件应在滤波器件之前，防止滤波器件在浪涌、防雷测试中损坏，或导致滤波参数偏离，第二级保护器件可以放在滤波器件的后面；选择防护器件时，还应考虑个头不要太大，防止滤波器件在PCB布局时距离接口太远，起不到滤波效果。
②CLASS B规格要求的电源输入端推荐两级滤波电路，且尽量靠近输入端：CLASSB要求比CLASS A要求小10dB，即小3倍，所以应有两级滤波电路；CLASSA规格要求至少一级滤波电路；所谓一级滤波电路指包含一级共模电感的滤波电路。
③在电源输入端滤波电路前和滤波电路中无采样电路和其它分叉电路；如果一定有采样电路，采样电路应额外增加了足够的滤波电路：电源采样电路应从滤波电路后取；如果采用电路精度很高，必须从电源输入口进行采样时，必须增加额外滤波电路。
有源晶振典型应用电路
有源晶振典型应用电路全文共四篇示例，供读者参考第一篇示例：有源晶振是一种在振荡电路中能够提供能量的晶振，通常用于需要高精度时钟信号的电路中。
它是一种集成了晶体振荡器和放大器的器件，能够在振荡电路中维持振荡的稳定性。
有源晶振在电子设备中有着广泛的应用，例如在通信设备、计算机、数字电路、微控制器等领域中都可以看到它的身影。
有源晶振典型应用电路通常包括晶振、放大器、反馈回路等部分。
在这些部分的协同作用下，有源晶振能够产生一个稳定、高精度的时钟信号，可以用来同步各种电子设备的工作。
下面我们就来详细介绍一下有源晶振典型应用电路的具体情况。
有源晶振通常由一个晶振和一个放大器组成。
晶振是整个振荡电路的振荡元件，通过激励晶体的振动产生一个稳定的频率。
放大器则起到放大和整形信号的作用，使得振荡信号能够被传递和处理。
晶振和放大器之间通过反馈回路相连，用来维持振荡的稳定性和频率精度。
有源晶振典型应用电路通常还包括一个功率放大器和一个输出阻抗匹配网络。
功率放大器用来增强振荡信号的幅度，以便于传输和控制。
输出阻抗匹配网络则用来匹配有源晶振的输出阻抗和外部电路的输入阻抗，以确保信号的传输效率和质量。
有源晶振典型应用电路的工作原理是这样的：晶振受到外部电压的激励产生一个振荡信号，并通过反馈回路传递给放大器。
放大器将振荡信号放大并整形，然后通过功率放大器和输出阻抗匹配网络输出到外部电路中。
外部电路接收到振荡信号后，可以利用它来同步工作或者进行时钟控制。
有源晶振典型应用电路具有振荡稳定、频率精度高、输出信号幅度大等优点，适用于需要高精度时钟信号的电子设备中。
它在通信、计算、控制等领域中都有着广泛的应用，为电子设备的正常工作提供了重要的支持和保障。
希望本文的介绍能够对读者们对有源晶振的应用有所启发和帮助。
第二篇示例：有源晶振是一种集成电路，它可以产生一个恒定频率的信号。
在现代电子产品中，有源晶振广泛应用于时钟电路、通信电路、计数器和仿真器等领域。
有源晶振 内部电路
有源晶振内部电路有源晶振是一种能够自主产生电信号的晶体振荡器，它广泛应用于各种电子设备中的时钟电路、频率合成电路等。
有源晶振的内部电路设计非常精密，它由晶体振荡器、放大器和反馈电路组成。
我们来了解一下有源晶振的基本原理。
有源晶振的核心是一个晶体振荡器，它由一个晶体谐振器和一个晶体振荡电路组成。
晶体谐振器是由一个晶体片和两个电极组成的，当施加电压时，晶体片会发生压电效应，从而产生机械振动。
晶体振荡电路则是利用晶体片的振动产生的电信号经过放大器放大后，再经过反馈电路反馈给晶体谐振器，形成自激振荡。
有源晶振的内部电路设计非常关键。
首先，晶体振荡器的选择十分重要，它需要具有稳定的频率特性和较低的相位噪声。
常见的晶体材料有石英、钽酸锂等，根据具体的应用需求选择合适的晶体材料。
其次，放大器的设计也非常重要，它需要具有高增益、低噪声和高线性度。
常见的放大器有运放、差动放大器等，根据具体的应用需求选择合适的放大器。
最后，反馈电路的设计也十分关键，它需要确保振荡电路的稳定性和可靠性。
常见的反馈电路有LC反馈电路、RC反馈电路等，根据具体的应用需求选择合适的反馈电路。
有源晶振的内部电路设计需要充分考虑各种因素。
首先是工作温度范围，有源晶振的工作温度范围通常在-40°C到+85°C之间，有些特殊应用还可以达到-55°C到+125°C。
其次是供电电压，有源晶振的供电电压通常为3.3V或5V，也有一些特殊应用需要1.8V或2.5V 的供电。
此外，还需要考虑晶振的频率稳定度、相位噪声、启动时间等指标。
有源晶振的内部电路设计不仅需要满足技术要求，还需要考虑成本和体积。
通常情况下，有源晶振的成本和体积都比较低，适合大规模应用。
为了降低成本和体积，可以采用集成化的设计，将晶体振荡器、放大器和反馈电路集成在一块芯片上。
有源晶振是一种能够自主产生电信号的晶体振荡器，它的内部电路设计非常精密。
通过合理选择晶体振荡器、放大器和反馈电路，可以实现稳定的振荡信号输出。
有源晶振的EMC设计
有源晶振的EMC设计有源晶振的电路设计常见有两种：(1)、(2)、原理图设计要点：(1)、晶振电源去耦非常重要，建议加磁珠，去耦电容选三个，容值递减。
(2)、时钟输出管脚加匹配，具体匹配阻值，可根据测试结果而定。
(3)、图二中加了一个电容，容值要小(加大了有什么结果，你可以试一试)，构成了一级低通滤波，电阻、电容的选择，根据具体测试结果而定。
PCB设计要点：(1)、在PCB设计是，晶振的外壳必须接地，可以防止晶振的向往辐射，也可以屏蔽外来的干扰。
(2)、晶振下面要铺地，可以防止干扰其他层。
因为有些人在布多层板的时候，顶层和底层不铺地，但是建议晶振所在那一块铺上地。
(3)、晶振底下不要布线，周围5mm的范围内不要布线和其他元器件(有的书是建议300mil范围内，大家可以参考)，主要是防止晶振干扰其他布线和器件。
(4)、晶振不要布在板子的边缘，因为为了安全考虑，板卡的地和金属外壳或者机械结构常常是连在一起的，这个地我们暂且叫做参考接地板，如果晶振布在板卡的边缘，晶振与参考接地板会形成电场分布，而板卡的边缘常常是有很多线缆，当线缆穿过晶振和参考接地板的电场是，线缆被干扰了。
而晶振布在离边缘远的地方，晶振与参考接地板的电场分布被PCB板的GND分割了，分布到参考接地板电场大大减小了(可以参考《EMC电磁兼容设计与测试案例分析》第二版)(5)、当然时钟线尽量要短。
如果你不想让时钟线走一路干扰一路，那就布短吧。
还有一点，关于晶振的选择，如果你的系统能工作在25M，就尽量不要选50M的晶振。
时钟频率高，是高速电路，时钟上升沿陡也是高速电路。
在最近的几次板卡设计中，我的晶振波形，基本上没有过冲，公司资料保密，这里就不贴图了。
欢迎大家指点！。
有源晶振的输出匹配电阻
有源晶振的输出匹配电阻晶振输出串电阻就来自于最小化设计，对于数字电路里最重要的时钟源部分，应该特别注意保证信号完整性，最小化设计中晶振外围电路除了电阻还要有一些其他器件。
上图中不仅考虑阻抗匹配，同时考虑电平匹配。
L7为磁珠。
串电阻是为了减小反射波，避免反射波叠加引起过冲。
有时，不同批次的板子特性不一样，留个电阻位置便于调整板子状态到最佳。
如无必要串电阻，就用0欧电阻连接。
反射波在大部分电路里有害，但PCI却恰恰利用了反射波形成有效信号。
一、减少谐波，有源晶体输出的是方波，这将引起谐波干扰，尤其是阻抗严重不匹配的情况下，加上电阻后，该电阻将与输入电容构成RC积分平滑电路，将方波转换为近似正弦波，虽然信号的完整性受到一定影响，但由于该信号还要经过后级放大、整形后才作为时钟信号，因此，性能并不受影响，该电阻的大小需要根据输入端的阻抗、输入等效电容，有源晶体的输出阻抗等因素选择。
二、阻抗匹配，减小回波干扰及导致的信号过冲。
我们知道，只要阻抗不匹配，都会产生信号反射，即回波，有源晶体的输出阻抗通常都很低，一般在几百欧以下，而信号源的输入端在芯片内部结构上通常是运放的输入端，由芯片的内部电路与外部的无源石英晶体构成谐振电路(使用有源晶体后就不需要这个晶体了)，这个运放的输出阻抗都在兆欧以上。
源端串接和接收端并接的匹配方式是不一样的。
反射系数，即X=(Z2-Z1)/(Z1+Z2)Z1和Z2分别为传输线阻抗失配分界面前后的瞬时阻抗。
那么这就有3种情况1.Z1=Z2，即阻抗相等，X=0，即没有反射2.Z2=无穷大，X=1，即完全正反射，很多接收端的情况3.Z2=0，X=-1，即完全负反射，末端短路了，接地了，阻抗为0，反射信号即可以理解为返回路径上的回流源端串联电阻R，和驱动端的源电阻R0，串联后的总电阻R+R0，总电阻值等于或者最接近传输线阻抗Z。
那么这时候信号分压，真正进入传输线上传播的只有源信号电压的一半，到接收端时，由于接收端阻抗为无穷大，发生反射，反射系数为1，传输系数Y=2，即进入接收端的信号又等于驱动端的信号了。
有源晶振 emc 电路
有源晶振emc 电路
有源晶振（Active Crystal Oscillator）是一种集成了晶振和放大器的设备，可提供更稳定和精确的时钟信号。
在电磁兼容性（EMC）电路中使用有源晶振时，需要采取一些措施来减小电磁干扰和提高电路的抗干扰能力。
以下是在有源晶振与EMC电路中结合使用时的一些建议：
电磁屏蔽：
在有源晶振附近使用电磁屏蔽措施，如金属屏蔽罩，以减小电磁辐射和提高抗电磁干扰能力。
地线设计：
设计良好的地线布局对于降低电磁干扰至关重要。
确保有源晶振和其他电路的地线连接合理，最小化地回流路径的阻抗。
滤波器：
在电源线上使用滤波器，特别是在有源晶振电源附近，以减小电源线上的高频噪声。
电源隔离：
在可能的情况下，使用电源隔离器，确保有源晶振的电源与其他电路的电源隔离，防止噪声的传播。
屏蔽电源线：
使用屏蔽电源线，减小电源线上的辐射噪声。
差模和共模滤波：
在输入输出信号线上使用差模和共模滤波器，以减小电磁辐射和提高免疫性。
布线规划：
合理规划电路布线，减小信号线的长度，减少回流路径，降低电磁耦合。
防护设施：
使用电磁屏蔽和防护设施，如EMI滤波器和磁性屏蔽，以减小电路对外部电磁场的敏感性。
合格认证：
使用符合电磁兼容性标准的有源晶振产品，并确保整体电路通过相应的EMC测试和认证。
以上建议是一般性的，具体的电路设计需要考虑到特定应用、环
境和标准的要求。
在有源晶振与EMC电路的设计中，最好咨询专业的电磁兼容性工程师，以确保电路满足相应的EMC标准和性能需求。
有源晶振的负载电容
有源晶振的负载电容
有源晶振的负载电容是指在使用有源晶振时，需要连接一个电容器来作为负载。
这个电容器的作用是为有源晶振提供一个稳定的负载，以确保晶振的稳定性和精度。
一、有源晶振的基本原理
有源晶振是一种基于晶体管的振荡器，它利用晶体管的放大特性和反馈电路来产生稳定的振荡信号。
有源晶振的输出信号是一个正弦波，其频率由晶振的谐振频率决定。
二、有源晶振的负载电容的作用
有源晶振的负载电容是为了提供一个稳定的负载，以确保晶振的稳定性和精度。
晶振的谐振频率与晶振的物理结构有关，而晶振的物理结构又与晶振的封装形式有关。
因此，不同封装形式的晶振需要不同的负载电容。
三、如何选择有源晶振的负载电容
选择有源晶振的负载电容需要考虑多个因素，包括晶振的封装形式、晶振的频率、负载电容的容值等。
通常，晶振的封装形式和频率可以在晶振的规格书中找到，
而负载电容的容值则可以通过试验或计算得出。
在选择负载电容时，需要注意以下几点：
1. 负载电容的容值应该与晶振的规格书中推荐的负载电容相匹配。
2. 如果没有规格书中的推荐值，可以根据晶振的频率和封装形式选择一个合适的负载电容。
3. 负载电容的容值应该尽可能接近推荐值，但不应该超过推荐值的两倍。
4. 如果负载电容的容值过小或过大，会导致晶振的频率偏移和振荡不稳定。
四、总结
有源晶振的负载电容是为了提供一个稳定的负载，以确保晶振的稳定性和精度。
选择负载电容需要考虑晶振的封装形式、频率和负载电容的容值等因素。
负载电容的容值应该尽可能接近推荐值，但不应该超过推荐值的两倍。
EMC设计四大技巧之滤波设计、接地设计、屏蔽设计和PCB布局布线详解
EMC设计四大技巧之滤波设计、接地设计、屏蔽设计和PCB布局布线详解电磁干扰的主要方式是传导干扰、辐射干扰、共阻抗耦合和感应耦合。
对这几种途径产生的干扰我们应采用的相应对策：传导采取滤波，辐射干扰采用屏蔽和接地等措施，就能够大大提高产品的抵抗电磁干扰的能力，也可以有效的降低对外界的电磁干扰。
本文从滤波设计、接地设计、屏蔽设计和PCB布局布线技巧四个角度，介绍EMC的设计技巧。
一、EMC滤波设计技巧EMC设计中的滤波器通常指由L，C构成的低通滤波器。
滤波器结构的选择是由"最大不匹配原则"决定的。
即在任何滤波器中，电容两端存在高阻抗，电感两端存在低阻抗。
图1是利用最大不匹配原则得到的滤波器的结构与ZS和ZL的配合关系，每种情形给出了2种结构及相应的衰减斜率(n表示滤波器中电容元件和电感元件的总数)。
其中：l和r分别为引线的长度和半径。
寄生电感会与电容产生串联谐振，即自谐振，在自谐振频率fo处，去耦电容呈现的阻抗最小，去耦效果最好。
但对频率f高于f／o的噪声成份，去耦电容呈电感性，阻抗随频率的升高而变大，使去耦或旁路作用大大下降。
实践中，应根据噪声的最高频率fmax来选择去耦电容的自谐振频率f0，最佳取值为fo=fmax。
去耦电容容量的选择在数字系统中，去耦电容的容量通常按下式估算：二、EMC接地设计接地是最有效的抑制骚扰源的方法，可解决50%的EMC问题。
系统基准地与大地相连，可抑制电磁骚扰。
外壳金属件直接接大地，还可以提供静电电荷的泄漏通路，防止静电积累。
在地线设计中应注意以下几点：（1）正确选择单点接地与多点接地在低频电路中，信号的工作频率小于1MHz，它的布线和器件间的电感影响较小，而接地电路形成的环流对干扰影响较大，因而应采用单点接地。
当信号工作频率大于10MHz 时，地线阻抗变得很大，此时应尽量降低地线阻抗，应采用就近多点接地。
当工作频率在1～10MHz时，如果采用一点接地，其地线长度不应超过波长的1/20，否则应采用多点接地法。
常用电路的EMC设计
常用电路的EMC设计1.引言电磁兼容(EMC)是指各种电磁设备在同一环境下能够和谐共存，不受相互干扰和损坏。
EMC设计对于常用电路至关重要，特别是对于那些需要在复杂电磁环境中工作的设备来说。
本文将介绍常用电路的EMC设计原则和方法。
2.EMC设计原则2.1电路板布局电路板布局是EMC设计的关键。
布局时需要考虑以下原则：-分离模拟和数字电路：模拟和数字电路应互相独立布局，以避免互相干扰。
-最短路径原则：尽量缩短信号路径，减小传输线路的长度，以减少EMC问题。
-地线设计：地线应具备良好的连通性和低阻抗，以减少共模噪声。
-天线效应：布局时要避免形成天线效应，尽量减小电磁辐射。
-电源电容：在电源引线和电源针脚之间放置合适的电容，以减少电源纹波。
2.2模拟和数字信号处理模拟和数字信号处理需遵循以下原则：-模拟和数字信号分离：模拟信号和数字信号应互相独立地处理，以避免干扰。
-模拟滤波器：应在输入和输出端使用适当的模拟滤波器，以减少射频干扰。
-数字滤波器：在数字信号处理中使用适当的滤波器，以减少射频干扰。
2.3屏蔽和接地屏蔽和接地是EMC设计中非常重要的一部分：-金属屏蔽：电路板或设备外部可以使用金属屏蔽来减少电磁辐射和敏感度。
-模拟和数字屏蔽：模拟和数字电路应互相独立屏蔽，以减少互相干扰。
-接地：良好的接地设计可以减少共模噪声，提高系统的抗干扰能力。
3.EMC设计方法3.1减小电磁干扰减小电磁干扰的方法主要包括：-建立EMC指导方针：在设计开始之前，制定EMC设计指导方针，以确保设计的正确性。
-使用低噪声元器件：选择低噪声、高频性能好的元器件，将有助于减小电磁干扰。
-使用抗干扰设计：在电路布局和PCB设计中使用抗干扰技术，如屏蔽和滤波器。
-合理的地线设计：合理设计和布局地线，减小共模噪声。
3.2提高抗干扰能力提高抗干扰能力的方法包括：-模拟电路与数字电路分离：模拟电路和数字电路要通过合适的屏蔽和滤波器进行分离，防止相互干扰。
有源晶振与无源晶振的原理结构及用法
有源晶振与⽆源晶振的原理结构及⽤法⼀、有源晶振与⽆源晶振的⽐较⽆源晶振：就是⼀个晶体，本⾝不能振荡,依靠配合其他IC内部振荡电路⼯作。
有源晶振：晶体+振荡电路，封装在⼀起。
给他供上电源，就有波形输出。
1、⽆源晶体——⽆源晶体需要⽤DSP⽚内的振荡器，在datasheet上有建议的连接⽅法。
⽆源晶体没有电压的问题，信号电平是可变的，也就是说是根据起振电路来决定的，同样的晶体可以适⽤于多种电压；可⽤于多种不同时钟信号电压要求的DSP，⽽且价格通常也较低，因此对于⼀般的应⽤如果条件许可建议⽤晶体，这尤其适合于产品线丰富批量⼤的⽣产者。
⽆源晶体相对于晶振⽽⾔其缺陷是信号质量较差，通常需要精确匹配外围电路（⽤于信号匹配的电容、电感、电阻等）；更换不同频率的晶体时周边配置电路需要做相应的调整。
建议采⽤精度较⾼的⽯英晶体，尽可能不要采⽤精度低的陶瓷警惕。
2、有源晶振——有源晶振不需要DSP的内部振荡器，信号质量好，⽐较稳定；⽽且连接⽅式相对简单（主要是做好电源滤波，通常使⽤⼀个电容和电感构成的PI型滤波⽹络，输出端⽤⼀个⼩阻值的电阻过滤信号即可），不需要复杂的配置电路。
有源晶振通常的⽤法：⼀脚悬空，⼆脚接地，三脚接输出，四脚接电压。
相对于⽆源晶体，有源晶振的缺陷是其信号电平是固定的，需要选择好合适输出电平，灵活性较差，⽽且价格⾼。
对于时序要求敏感的应⽤，个⼈认为还是有源的晶振好，因为可以选⽤⽐较精密的晶振，甚⾄是⾼档的温度补偿晶振。
有些DSP内部没有起振电路，只能使⽤有源的晶振，如TI的6000系列等。
有源晶振相⽐于⽆源晶体通常体积较⼤，但现在许多有源晶振是表贴的，体积和晶体相当，有的甚⾄⽐许多晶体还要⼩。
⼏点注意事项：1、需要倍频的DSP需要配置好PLL周边配置电路，主要是隔离和滤波；2、20MHz以下的晶体晶振基本上都是基频的器件，稳定度好，20MHz以上的⼤多是谐波的（如3次谐波、5次谐波等等）；稳定度差，因此强烈建议使⽤低频的器件，毕竟倍频⽤的PLL电路需要的周边配置主要是电容、电阻、电感，其稳定度和价格⽅⾯远远好于晶体晶振器件；3、时钟信号⾛线长度尽可能短，线宽尽可能⼤，与其它印制线间距尽可能⼤，紧靠器件布局布线，必要时可以⾛内层，以及⽤地线包围；4、通过背板从外部引⼊时钟信号时有特殊的设计要求，需要详细参考相关的资料。
电路EMC设计与元器件的选取(一)
● 地弹干扰小。这类芯片通常具有良好的Ｅ Ｍ Ｃ 性 能。当输出端工作状态同时切换时，所引起的地弹干扰叠 加起来形成更高的噪声电压。一些Ａ Ｓ Ｉ Ｃ 和Ｆ Ｐ Ｇ Ａ 的设计 公司采用了能够有效防止输出端工作状态同时切换的技 术，比如在输出装置的输出使能中放置一些缓冲器。
● 与Ｉ／Ｏ接口匹配的传输线。当需要沿导体传输高速 信号时，芯片的输出端必须与传输线匹配。对于驱动２５ Ω 并联终端负载的总线驱动器，它可以驱动一根２５ Ω传输 线（如Ｒ Ａ Ｍ Ｂ Ｕ Ｓ ），也可以是两根５ ０ Ω传输线、４ 根１ ０ ０ Ω 传输线或六根１ ５ ０ Ω传输线（比如使用星形连接）。
上升／ 下降时间的指标通常指的都是最大值，从而 芯片的生产商就可以在不更改产品说明书的情况下使 用 较 小 的 硅 片 以 降 低 生 产 的 成 本 。所 以 ，印制线路板 （ Ｐ Ｃ Ｂ ）上 集 成 电 路（Ｉ Ｃ ）的 实 际 上 升 ／ 下 降 时 间 要 比 指 标 小得多，通常为指标的１／４或１／１０，具体取决于硅片的尺 寸。随 着 时 间 的 推 移 ，电 路 中 所 使 用 的 硅 片 会 越 来 越 小，电路中实际的上升／下降时间也随之减小，而产生的 电磁发射会更加严重。
● 电源去耦。每一个电源或参考电压的管脚都需要
去耦，本系列文章的第五部分将给出具体方法。 ● 把所有未使用的门电路的输入端连接到０ Ｖ或Ｖ＋。
可以使用上拉或下拉电阻进行连接，从而在对电路进行测 试或故障诊断时使门电路正常工作，并能在程序出错或受 到电磁干扰而崩溃时，可编程Ｉ／Ｏ管脚不会出现大电流。
● 传播噪声的ＰＣＢ 印制线。传输快速变化的时钟或 类似信号的印制线是最严重的电磁干扰源，所以，器件的 安装位置和印制线的布线都是需要认真考虑的问题，本 系列文章的第五部分将给出具体方法。
晶振引发的EMC辐射发射超标分析及整改方案设计概述
TECHNOLOGY AND INFORMATION工业与信息化120 科学与信息化2021年2月上晶振引发的EMC辐射发射超标分析及整改方案设计概述高佳慧大连云动力科技有限公司 辽宁 大连 116023摘 要 晶振在系统中的地位尤为重要，堪比最小系统的心脏。
晶振也是较为常见的辐射发射源，如果PCB设计有疏漏，晶振有可能变成单极天线，产生干扰。
本文是某产品使用W5500以太网芯片时，由于其外置25M晶振的走线设计有问题，导致EMC辐射发射超标，故对其进行整改。
关键词 晶振；辐射发射；超标；整改1 EMC辐射实验现象描述某产品进行EMC 辐射发射测试，产品采用DC5V 供电，该产品的辐射发射水平和垂直两种测试的频谱如下图所示，在150M 、175M 、199M处严重超标，不符合认证要求。
图1 发射水平和垂直两种测试的频谱2 辐射发射超标原因分析根据实验报告可知，测试超标的频点大致为25的倍数，有很强的规律性，为寻找发射源提供了很好的线索。
进一步分析可知，PCB 上刚好有25M 无源晶振作为W5500的外置晶振，所以极有可能是此处引起的超标。
EMC 三要素是干扰源，被干扰对象和干扰路径。
结合本次实验报告显示出的频点的周期性，本次整改可以从源头修正，即优化晶振的布局和走线[1]。
图2 PCB双面板图2这一版本PCB 是双面板，晶振与其对应的芯片W5500不在一个层面，XIN 和XOUT 两个引脚引出后打了过孔，晶振时钟走线过于曲折，与芯片距离比较远，可能会产生很多不必要的高次谐波，甚至形成发射天线。
尽管PCB 形状和大小都有限制，但是晶振作为时钟，属于关键信号线，在布局上一定要从优安排。
另外此版本晶振的位置离PCB 板边缘很近，晶振放在电路板边缘，则会造成晶振的回流地面积不够充裕，从而引发EMC 问题。
3 EMC整改措施优化晶振的走线，降低干扰，通常有如下做法：（1）晶振自身的屏蔽性能要好，晶振接地。
晶振电容位置
晶振和电容位置对电子设备性能的影响及设计考虑一、晶振电容位置的重要性在电子设备中，晶振和电容是两个关键的元件，它们的位置配置直接影响到设备的性能和稳定性。
这是因为晶振和电容的位置关系会对电路的频率稳定性、信号质量以及电磁兼容性产生显著影响。
因此，合理地确定晶振和电容的位置，对于提高电子设备的性能和可靠性至关重要。
二、晶振电容位置的考虑因素在确定晶振和电容的位置时，应考虑以下几个关键因素：1.电路板布局：应确保晶振和电容的布局符合电路板的整体设计，既要满足功能需求，也要考虑美观和实用性。
2.信号路径长度：信号从晶振到电容的路径长度应尽量短，以减少信号的损失和延迟，提高信号质量。
3.电磁干扰（EMI）：晶振和电容的位置应尽量远离可能产生电磁干扰的元件或区域，以减少对电路性能的影响。
4.温度稳定性：考虑元件对温度的敏感性，合理分布热源，确保晶振和电容在正常工作温度范围内。
5.生产与维护：应便于生产和维修，考虑元件的可及性和可替换性。
6.成本与空间限制：在满足性能要求的前提下，应尽量降低成本并合理利用空间。
三、晶振电容位置的实际应用在实际应用中，根据不同的设备类型和需求，晶振和电容的位置选择会有所不同。
例如：●在通信设备中，为了确保信号的稳定传输，晶振通常会放置在靠近天线或主要信号处理芯片的位置，而电容则应根据滤波和稳压需求进行布局。
●在音频设备中，晶振用于产生时钟信号，应放置在靠近数字信号处理（DSP）芯片的位置，电容则主要用于滤波和降噪，应根据电路设计和降噪需求进行配置。
●在嵌入式系统中，晶振和电容的位置应充分考虑系统的实时性和稳定性要求。
它们通常会被放置在靠近微控制器的位置，以确保快速的信号传输和响应。
此外，对于一些高精度或高稳定性的设备，可能还需要进行详细的电磁兼容性分析和热稳定性评估，以确保晶振和电容位置的最佳效果。
四、总结综上所述，晶振和电容的位置配置在电子设备中具有举足轻重的地位。
为了确保设备的性能和稳定性，设计者在确定这两类元件的位置时应充分考虑电路板布局、信号路径长度、电磁干扰、温度稳定性、生产与维护以及成本与空间限制等因素。
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有源晶振的EMC设计
有源晶振的电路设计常见有两种：
(1)、
(2)、
原理图设计要点：
(1)、晶振电源去耦非常重要，建议加磁珠，去耦电容选三个，容值递减。
(2)、时钟输出管脚加匹配，具体匹配阻值，可根据测试结果而定。
(3)、图二中加了一个电容，容值要小(加大了有什么结果，你可以试一试)，构成了一级低通滤波，电阻、电容的选择，根据具体测试结果而定。
PCB设计要点：
(1)、在PCB设计是，晶振的外壳必须接地，可以防止晶振的向往辐射，也可以屏蔽外来的干扰。
(2)、晶振下面要铺地，可以防止干扰其他层。
因为有些人在布多层板的时候，顶层和底层不铺地，但是建议晶振所在那一块铺上地。
(3)、晶振底下不要布线，周围5mm的范围内不要布线和其他元器件(有的书是建议300mil范围内，大家可以参考)，主要是防止晶振干扰其他布线和器件。
(4)、晶振不要布在板子的边缘，因为为了安全考虑，板卡的地和金属外壳或者机械结构常常是连在一起的，这个地我们暂且叫做参考接地板，如果晶振布在板卡的边缘，晶振与参考接地板会形成电场分布，而板卡的边缘常常是有很多线缆，当线缆穿过晶振和参考接地板的电场是，线缆被干扰了。
而晶振布在离边缘远的地方，晶振与参考接地板的电场分布被PCB板的GND分割了，分布到参考接地板电场大大减小了(可以参考《EMC电磁兼容设计与测试案例分析》第二版)
(5)、当然时钟线尽量要短。
如果你不想让时钟线走一路干扰一路，那就布短吧。
还有一点，关于晶振的选择，如果你的系统能工作在25M，就尽量不要选50M的晶振。
时钟频率高，是高速电路，时钟上升沿陡也是高速电路。
在最近的几次板卡设计中，我的晶振波形，基本上没有过冲，公司资料保密，这里就不贴图了。
欢迎大家指点！。