qpsk调制解调——基于fpga

一实验概述

本实验包括：分频器设计、计数器设计、串行移位输出器设计、伪码发生器设计、QPSK I/Q调制器设计、QPSK I/Q解调器设计，基于选项法中频调制器设计并将其综合起来组成一个系统。

二实验仪器

计算机ALTER公司的Quartus8.0 EDA试验箱。

三EDA及实验工具简介

EDA技术就是以计算机为工具，设计者在EDA软件平台上，用硬件描述语言VHDL完成设计文件，然后由计算机自动地完成逻辑编译、化简、分割、综合、优化、布局、布线和仿真，直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。EDA技术的出现，极提高了电路设计的效率和可操作性，减轻了设计者的劳动强度。从应用领域来看，EDA技术已经渗透到各行各业，如上文所说，包括在机械、电子、通信、航空航航天、化工、矿产、生物、医学、军事等各个领域，都有EDA应用。

quartus II 是Altera公司的综合性PLD开发软件，支持原理图、VHDL、VerilogHDL以及AHDL（Altera Hardware Description Language）等多种设计输入形式，嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程。quartus II可以在XP、Linux以及Unix上使用，除了可以使用Tcl脚本完成设计流程外，提供了完善的用户图形界面设计方式。具有运行速度快，界面统一，功能集中，易学易用等特点。Altera quartus II 作为一种可编程逻辑的设计环境, 由于其强大的设计能力和直观易用的接口，越来越受到数字

系统设计者的欢迎。

四 实验步骤及实验模块参数

（一）设计一个分频器，要求29 分频。

（二）设计计数器，计数值16。

（三）设计串行移位输出器，移位级数14。

(四）设计伪码发生器，伪码产生的数据数率要8Kb/s ，特征方程13

59+++x x x 。 （五）设计QPSK I/Q 调制器，调制载波288KHZ ，基带速率576KHZ ，系统时

钟4068KHZ 。

（六）设计QPSK I/Q 解调器，调制载波576KHZ ，基带速率288KHZ ，系统时钟4068KHZ 。

（七）设计选项法中频调制，调制载波是基带载波的16倍。

（八）设计中频调制对应的解调器，解调出I/Q 两路信号，并合成原始信号。

（九）系统综合，用模块构建整个系统，实现调制解调功能。

实验项目设计要求：

利用自己前列试验项目设计结果，构建如下框图所示的调制、解调系统。完成对下述系统的构建、调试、仿真，使之达到运行正确。

D

B

五实验设计原理及实际调、测结果和分析

（一）分频器的设计

1、分频器的定义

分频器是指将不同频段的声音信号区分开来，分别给于放大，然后送到相应频段的器件中再进行重放。

2、分频器的原理和功能

本实验进行分频器的设计，主要用于实现频率划分的目的。通过将一频率带划分成几个小频率带，可实现分频。分频器的功能主要是用于后续综合实验过分频处理提供新的频率。

分频器可以分为偶数倍和奇数倍分频器。

①如进行N倍偶数分频，那么可以通过由待分频的时钟触发计数器计数，当计数器从0计数到N/2-1时，输出时钟进行翻转，并给计数器一个复位信号，使得下一个时钟从零开始计数。以此循环下去，就可以设计任意的偶数倍分频。

②奇数倍分频：归类为一般的方法为：对于实现占空比为50%的N倍奇数分频，首先进行上升沿触发进行模N计数，计数从零开始，到（N+1）/2进行输出时钟翻转，然后经过（N-1）/2再次进行翻转得到一个占空比非50%奇数n分频时钟。再者同时进行下降沿触发的模N计数，到和上升沿过（N+1）/2时，输出时钟再次翻转生成占空比非50%的奇数n分频时钟。两个占空比非50%的n分频时钟相与运算，得到占空比为50%的奇数n分频

时钟。

3、分频器的实现

29分频器就是设计上升沿时钟分频，先定义两个计数器，开始时都赋值为0。计数器1用上升沿触发，当计数到15时，输出时钟置0，计数器清零，重新计数，重新计数到14时，输出时钟置1，依次循环；计数器2用下降沿触发，采取同样的计数与置数操作。最后两者相与运算，结果作为目标时钟，这就完成了占空比为50%的29分频。实际上做了两次占空比非50%的分频，高电平部分是15个时钟周期，低电平为14个时钟周期，两者相与运算相当于是输出时钟在计数满14.5的时候做一次翻转处理，实现占空比为50%的奇数分频。

4、仿真实现图

图（1）

5、实验的分析与说明

图中，clk_576为输入时钟，freq_div_29即为29分频后的目标时钟，clkout为上升沿触发，高电平为15个时钟，低电平为14个时钟，clkout2为下降沿触发，也是15个时钟的高电平，14个时钟的电平。由于采取的是与运算，freq_div_29=clkout&clkout2，所以需要让高电平比低电平多一个时钟，这样才能让freq_div_29高电平由clkout，clkout2的15个时钟周期通过相与运算，减去半个时钟周期，得到14.5个时钟周期；同理，让低电

平多增加半个时钟周期，达到14.5个时钟周期，实现占空比为50%。

clkout与clkout2同样为29分频输出，假如对目标时钟的占空比不做要求，则可以通过clkout或者clkout2两个输出作为目标时钟。

（二）计数器的设计

1、器的定义

通过传动机构驱动计数元件，指示被测量累计值的器件即为计数器。

2、计数器的工作原理和功能

计数是一种最简单，最基本的运算。计数器就是实现这种运算的逻辑电路，计数器在数字系统中主要是对脉冲的个数进行计数，以实现测量、计数和控制的功能，同时，还可以用于分频、定时、产生节拍脉冲和脉冲序列以及进行数字运算等。但是由于无法显示计算结果，一般都是要通过外接LCD或LED屏才能显示。计数器是由基本的计数单元和一些控制门所组成，而计数单元则由一系列具有存储信息功能的各类触发器构成。这些触发器有RS触发器、T触发器、D触发器及JK触发器等。

3、计数器的实现

本实验是设计16进制的计数器，本实验的具体实现方法是：

（1）采用二进制计数，取计数器的初始计数值为0。

（2）采用上升沿触发，每当到达脉冲的上升沿时，产生触发信号，进行计数操作。

（3）计数时先判断前一个数值的大小，若小于16时，则计数加1；若等于