光刻和晶圆级键合技术在3D互连中的研究
3D IC-TSV技术与可靠性研究
3D IC-TSV技术与可靠性研究摘要：对三维（3 Dimension，3D）堆叠集成电路的硅通孔(Through Silicon Via，TSV)互连技术进行了详细的介绍，阐述了TSV的关键技术与工艺，比如对准、键合、晶圆减薄、通孔刻蚀、铜大马士革工艺等。
着重对TSV可靠性分析的重要性、研究现状和热应力分析方面进行了介绍。
以传热分析为例，实现简单TSV模型的热仿真分析和理论计算。
最后介绍了TSV技术市场化动态和未来展望。
关键词： 3D-TSV；通孔；晶圆减薄；键合；热可靠性0 引言随着半导体制作工艺尺寸缩小到深亚微米量级，摩尔定律受到越来越多的挑战。
首先，互连线(尤其是全局互连线)延迟已经远超过门延迟，,这标志着半导体产业已经从“晶体管时代”进入到“互连线时代”。
为此，国际半导体技术路线图组织(ITRS)在 2005 年的技术路线图中提出了“后摩尔定律”的概念。
“后摩尔定律”将发展转向综合创新，而不是耗费巨资追求技术节点的推进。
尤其是基于TSV(Through Silicon Via)互连的三维集成技术，引发了集成电路发展的根本性改变。
三维集成电路(Three-Dimensional Integrated Circuit，3D IC)可以将微机电系统(MEMS)、射频模块(RF module)、内存(Memory)及处理器(Processor)等模块集成在一个系统内[1]，，大大提高了系统的集成度，减小了功耗，提高了性能，因此被业界公认为延续摩尔定律最有效的途径之一，成为近年来研究的热点。
目前3D集成技术主要有如下三种：焊线连接(Wire-Bonding)、单片集成(Monolithic Integration)和TSV技术[2]。
焊线连接是一种直接而经济的集成技术，但仅限于不需要太多层间互连的低功率、低频的集成电路。
单片集成是在同一个衬底上制作多层器件的新技术，它的应用受到工艺温度要求很高和晶体管质量较差等约束。
3DDRAM封装技术的应用
3DDRAM封装技术的应用3D DRAM封装技术的应用作者：Biao Cai、Vipinchandra Patel、Edmund D. Blackshear，IBM服务器系统的需求推动了3D DRAM技术的进展。
新一代技术提供了形状因子（即几何尺寸和形状）、电气和功率性能方面的优势。
同时也带来了更为复杂的设计、新的装配技术和失效机理。
最佳的3D DRAM技术是由这种优势、成本、入市时间和可靠性的综合权衡决定的。
本文详尽分析了用于DDR2、DDR3和未来服务器存储系统的最佳3D DRAM技术的特征。
TSV（硅通孔）DRAM阵列堆叠有望带来超级的功率性能，这可能是意义重大的市场推动力。
文中还论述了对这一未来技术的权衡和工艺发展趋势。
服务器系统的需求推动3D DRAM技术服务器系统存储量至少每代增长2X。
系统空间体积配置限制了存储器插座/模块的总数，因此要求增长存储器模块密度。
近几年来，“下一代芯片缩小”减缓和成本交叉点在模块密度增长要求和DRAM 芯片密度增长之间产生了差距，并且正在扩大（图1），为3D DRAM 技术创造了应用空间。
DDR2 3D封装技术DDR2存储器原来是用BGA单片封装。
有互为竞争的二种DDR2 3D技术：BGA堆叠（叠层封装）和引线键合芯片堆叠。
二者均是2005年左右在IBM服务器平台中引入的。
BGA堆叠（叠层封装）在IBM服务器平台中采用了几种BGA堆叠设计（图2）。
这些设计有一个共同点，即封装独立的DRAM芯片。
没有芯片级老化功能时，单一封装可实现堆叠工艺前的老化，这对维持堆叠封装良率非常重要。
当新一代DRAM芯片良率仍处于上升阶段时，缺乏KGD（已知好芯片）对堆叠封装良率来说是一个问题。
BGA堆叠提供了这一问题的解决途径。
到2004年，一些封装分包公司已开发了BGA堆叠技术。
采用第三方BGA堆叠服务，存储器供应商获得了“入市时间”的优势。
良率和入市时间的优势是BGA堆叠技术的首要市场推动因素。
三维封装技术创新发展
三维封装技术创新发展（2020年版）先进封测环节将扮演越来越重要的角色。
如何把环环相扣的芯片技术链系统整合到一起，才是未来发展的重心。
有了先进封装技术，与芯片设计和制造紧密配合，半导体世界将会开创一片新天地。
从半导体发展趋势和微电子产品系统层面来看，先进封测环节将扮演越来越重要的角色。
如何把环环相扣的芯片技术链系统整合到一起，才是未来发展的重心。
有了先进封装技术，与芯片设计和制造紧密配合，半导体世界将会开创一片新天地。
现在需要让跑龙套三十年的封装技术走到舞台中央。
日前，厦门大学特聘教授、云天半导体创始人于大全博士在直播节目中指出，随着摩尔定律发展趋缓，通过先进封装技术来满足系统微型化、多功能化成为集成电路产业发展的新的引擎。
在人工智能、自动驾驶、5G网络、物联网等新兴产业的加持下，使得三维（3D）集成先进封装的需求越来越强烈，发展迅猛。
一、先进封装发展背景封装技术伴随集成电路发明应运而生，主要功能是完成电源分配、信号分配、散热和保护。
伴随着芯片技术的发展，封装技术不断革新。
封装互连密度不断提高，封装厚度不断减小，三维封装、系统封装手段不断演进。
随着集成电路应用多元化，智能手机、物联网、汽车电子、高性能计算、5G、人工智能等新兴领域对先进封装提出更高要求，封装技术发展迅速，创新技术不断出现。
于大全博士在分享中也指出，之前由于集成电路技术按照摩尔定律飞速发展，封装技术跟随发展。
高性能芯片需要高性能封装技术。
进入2010年后，中道封装技术出现，例如晶圆级封装（WLP，Wafer Level Package）、硅通孔技术（TSV，Through Silicon Via）、2.5D Interposer、3DIC、Fan-Out 等技术的产业化，极大地提升了先进封装技术水平。
当前，随着摩尔定律趋缓，封装技术重要性凸显，成为电子产品小型化、多功能化、降低功耗，提高带宽的重要手段。
先进封装向着系统集成、高速、高频、三维方向发展。
麦姆斯咨询：3D堆叠技术正成为图像传感器和高端IC应用的新标准
麦姆斯咨询：3D堆叠技术正成为图像传感器和高端IC应用的新标准微访谈：Xperi公司3D互联和封装研发副总裁Paul Enquist凭借更高的性能、更低的功耗和更小的占位面积，3D堆叠技术正成为高端应用和成像应用的新标准。
《2.5D/3D硅通孔（TSV）和晶圆级堆叠技术及市场-2019版》报告作者、Yole 先进封装技术和市场分析师Mario Ibrahim，近日有幸采访了Xperi公司3D互联和封装研发副总裁Paul Enquist。
据麦姆斯咨询介绍，Xperi是一家上市高科技集团公司，旗下DTS、FotoNation、Invensas 和Tessera四个子公司均在各自领域拥有领先的科技专利和超过20年的运营经验。
其中，Tessera和Invensas是提供半导体封装和互联解决方案的先驱，采用其技术的芯片已经出货超过1000亿颗。
2018~2023年按市场细分的堆叠技术营收数据来源：《2.5D/3D硅通孔（TSV）和晶圆级堆叠技术及市场-2019版》混合键合技术包含直接堆叠的两片晶圆，这些晶圆具有平面绝缘表面和隔离的铜互联。
混合键合已经在CMOS图像传感器（CIS）中取代了硅通孔（TSV）互联，在该应用中达到了占位面积、TSV成本缩减以及混合键合工艺成本之间的盈亏平衡点。
它现在被三星、苹果和华为广泛用于高端智能手机的CIS。
Xperi是一家技术开发和许可公司，为混合键合工艺的开发和应用做出了贡献，并为主要代工厂和集成器件制造商（IDM）提供DBI混合键合技术许可。
到2023年，80%的CIS制造将基于3D堆叠技术。
混合堆叠CIS的市场份额将相应增长，预计2017~2023年期间的复合年增长率（CAGR）将超过43%。
消费类市场（主要是CIS应用），是2018年堆叠封装营收的最大贡献者，占据了65%以上的市场份额。
尽管如此，高性能计算（HPC）是推动3D封装技术创新的主要应用，到2023年期间，该应用增长速度最快，市场份额预计将从2018年的20%增长到2023年的40%。
晶圆混合键合工艺优化研究
2 实验方案
本文研究了金属铜键合垫和氧化层相对高度对 hybrid bonding 工 艺 空 洞 的 影 响 。 应 该 看 到 ，在 bonding 前晶圆表面平坦化处理过程中，由于氧化层 的研磨速率和金属铜的研磨速率存在较大的差异， 所以在最终形成的晶圆表面上，金属铜键合垫和 SiO2 很难完全保持在同一水平面上。基此，我们通 过实验，调整了金属铜键合垫和氧化层相对高度，分 为如以下 2 种情况，研究了金属铜键合垫和氧化层 相对高度对 hybrid bonding 空洞的影响。具体表现：
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2021·7· （总第 266 期）65
封装
CIC 中国集成电路
China lntegrated Circult
0 引言
一是，晶圆在完成前段器件形成以及后段金属 互联工艺之后，将两片晶圆表面分别做平坦化处理，
日益增长的消费类电子产品市场不断推动着半 导体技术飞速发展，各种应用对芯片的集成度要求 不断提高，芯片尺寸不断减小，促使了各种新技术进 步都可在 CMOS 工艺中获得了应用，包括有多重光 刻图形化、新的应变增强材料和金属氧化物栅介质 等。目前集成电路工艺技术节点已经实现了 5nm 工 艺的量产，继续缩小晶体管尺寸使技术复杂度变得 越来越困难，而且继续缩小尺寸已经不能降低单位 晶体管的成本，所以越来越难以找到一种解决方案 来满足在增加器件性能的同时又能降低成本的要 求。
第一种情况。如图 3（a）所示，在，其是通过加大 对 Cu 的研磨量，使 Cu 金属键合垫的高度低于二氧 化硅氧化层；
第二种情况。如图 3（b）所示，其是通过加大对 SiO2 的研磨量，使最终晶圆上金属铜键合垫的高度 略高于二氧化硅氧化层。
图 2 键合空洞 C-SAM 图片 http：//
晶圆直接键合及室温键合技术研究进展
晶圆直接键合及室温键合技术研究进展晶圆（Wafer）是生产集成电路所用的载体，由于其形状为圆形，故由此而得名，又被称为晶片或圆片。
自1958年第一块集成电路诞生以来，硅工艺在集成电路的生产中占主导地位，硅晶圆是制造半导体芯片的基本材料。
随着对集成电路要求的不断提高，其他半导体材料的应用也越来越多，如锗、砷化镓、碳化硅等。
键合（Bonding）可以将两个或多个材料（或结构）结合成为一体，是半导体制造过程中不可缺少的重要环节。
晶圆直接键合（一般简称为“晶圆键合”或“直接键合”），可以使经过抛光的半导体晶圆在不使用粘结剂的情况下结合在一起，在集成电路制造、微机电系统（MEMS）封装和多功能芯片集成等领域具有广泛的应用。
为了尽可能减小传统的高温硅熔键合（800~1000）℃所引发的多种材料、结构间的热膨胀和热应力，如何在较低退火温度条件下实现半导体晶圆键合是研究者们关注的问题。
美国电化学学会以晶圆键合科学与技术为主题，每两年举办一次国际学术研讨会。
近年来低温键合(<200 ) ℃工艺被认为是发展的主流，其相关研究已在美国、欧洲和日本等诸多大学和研究机构中广泛开展。
其中无需加热的室温键合（约25 ℃）技术更被视为下一代制造工艺的备选，半导体制造的相关厂商也均投入大量研究经费，开发室温键合方法及工艺，因此开展室温晶圆直接键合研究，对于推动半导体产业的进步具有重要的科学意义与现实要求。
文中将首先介绍传统的高温硅熔键合方法，而后针对两类室温键合方法（真空环境和大气环境中的键合）的研究进展分别进行归纳和总结，并给出利用含氟等离子体表面活化在室温晶圆键合方面取得的最新进展。
1.硅熔键合硅晶圆直接键合技术诞生于20世纪80年代，由美国IBM公司的Lasky和日本东芝公司的Shimbo等人所提出[3—4]。
该技术是把两片镜面抛光硅晶圆片（氧化或未氧化均可）经表面清洗，在室温下直接贴合，再经过退火处理提高键合强度，将两片晶圆结合成为一个整体的技术。
三维集成技术的现状和发展趋势
三维集成技术的现状和发展趋势吴际;谢冬青【摘要】The definition of 3D technologies is given in this paper. A clear classification of variety 3D technologies is pro-posed,in which there are 3D packaging,3D wafer-level packaging,3D system-on-chip,3D stacked-integrated chip and 3D in-tegrated chip. Two technologies (3D system-on-chip and 3D stacked-integrated chip) with application prospect and their TSV technical roadmap are analyzed and compared. 3D integrated circuit's some problems in the aspects of technology,testing,heatdissipation,interconnection line and CAD tool are proposed and analyzed. Its research prospect is pointed out.%给出了三维技术的定义，并给众多的三维技术一个明确的分类，包括三维封装（3D-P）、三维晶圆级封装（3D-WLP）、三维片上系统（3D-SoC）、三维堆叠芯片（3D-SIC）、三维芯片（3D-IC）。
分析了比较有应用前景的两种技术，即三维片上系统和三维堆叠芯片和它们的TSV技术蓝图。
给出了三维集成电路存在的一些问题，包括技术问题、测试问题、散热问题、互连线问题和CAD工具问题，并指出了未来的研究方向。
3D互连中光刻与晶圆级键合技术面临的挑战,趋势及解决方案
3D互连中光刻与晶圆级键合技术面临的挑战,趋势及解决方案Margarete Zoberbier;Erwin Hell;Kathy Cook;Marc Hennemayer;Dr.-Ing.Barbara Neubert【摘要】Technology advances such as 3D Integration are expanding the potential applications of products into mass markets such as consumer electronics. These new technologies are also pushing the envelope of what's currently possible for many production processes, including lithography processes and wafer bonding.There is still the need to coat, pattern and etch structures. This paper will explore some of the lithographic challenges associated with 3D interconnection technology. Wafer bonding techniques as used in the 3D Packaging will be described with all the challenges and available solutions and trends.Furthermore a new Maskalinger technology will be introduced which allows extreme alignment accuracy assisted by pattern recognition down to 0.25 μm.An overall introduction on the challenges, trends and solutions for 3D interconnects in lithography and Wafer Level bonding techniques and the SUSS's equipment platform will be described accordingly to the needed processes. The processing issues encountered in those techniques will be discussed with a focus on wafer bonding and lithography steps.%目前,3D 集成技术的优势正在扩展消费类电子产品的潜在应用进入批量市场.这些新技术也在推进着当前许多生产工艺中的一些封装技术包括光刻和晶圆键合成为可能.其中还需要涂胶,作图和蚀刻结构.探讨一些与三维互连相关的光刻技术的挑战.用于三维封装的晶圆键合技术将结合这些挑战和可用的解决方案及发展趋势一并介绍.此外还介绍了一种新的光刻设备,它可通过图形识别技术的辅助实现低于0.25μm的最终对准精度.对于采用光刻和晶圆级键合技术在三维互连中的挑战,趋势和解决方案及SUSS公司设备平台的整体介绍将根据工艺要求来描述.在这些技术中遇到的工艺问题将集中在晶圆键合和光刻工序方面重点讨论.【期刊名称】《电子工业专用设备》【年(卷),期】2010(039)010【总页数】6页(P26-31)【关键词】三维互连;晶圆键合;光刻;解决方案;光刻设备;键合对准精度;发展趋势【作者】Margarete Zoberbier;Erwin Hell;Kathy Cook;Marc Hennemayer;Dr.-Ing.Barbara Neubert【作者单位】SUSS Micro Tec Lithography GmbH,85276Garching,Schleissheimerstr.90,Germany;SUSS MicroTec Shanghai Co.,Ltd.Room 3703 Nanzheng Building,580 Nanjing Road West,Shanghai 200041,P.R.China;SUSS MicroTec Inc.,228 Suss Drive,Waterbury Center,VT.05677,USA;SUSS Micro Tec Lithography GmbH,85276 Garching,Schleissheimerstr.90,Germany;SUSS Micro Tec Lithography GmbH,85276 Garching,Schleissheimerstr.90,Germany【正文语种】中文【中图分类】TN405.97The expanding consumer electronics market is clearly driving the development of today's sem iconductor innovation.The push forintegration,reduction in power consumption and the need for smaller form factors lead to new architectures which combine dissim ilar technologies and lead to creative packaging methods,where maximum functionality is packaged into minimal space.So 3D Integration is considered the next generation packaging solution.Today different 3D packaging approaches like SiP(System in Package),SoC(System on Chip)and SoP(System on Package)have been developed in order to answer the requirements for smaller footprint, shorter interconnects and higher performance.SiP"System in a Package"is a functional system or subsystem w ith multiple w irebonded or flip-chip dies in an IC package.Other components are placed on the motherboard,like passives,SAW/BAW filters, pre-packaged ICs,connectors and Micromechanical parts.This technology enables a stacked chip package w ith reduced form factor.SoC(System on Chip)integrates all the different functional blocks,like processor,embedded memory, logic core and analog in a monolithic way.These blocks are required to integrate the system design on a single sem iconductor chip.SoC designs usually consume less power and have a lower cost and higher reliability than the multi-chip systems that they replace. And w ith fewer packages in the system,assembly costs are reduced as well.SoP(System on Package)uses through-vias and high density w iring in order to achieve a higher m iniaturization.It is an emerging Microelectronics technology that places an entire system on a single chip-size package.Where"systems"used to be bulky boxes housing hundreds of components,SoP saves interconnection time and heat generation by enabling a full system w ith computing,communications,and consumer functions all in a single chip[1,2].Through Silicon Via(TSV)has evolved as one of the key technologies for 3D integration and wafer level packaging.3D TSV has the potential to one day replace w ire bonding and thus enable further size and costreduction,which is one of the biggest challenges, and increase the performance of the device.Today 3D TSV technology has become critical to the grow th of 3D components integration,like memory stacking,or for MEMS structure packaging.The first application which is using the TSV as mainstream technology is the packaging of CMOS image sensors(CIS).For CMOS image sensors,WLP is already an industrial reality.Today,already about 35% of CMOS imager sensors can be found into latest consumer cell-phones and notebook cameras are encapsulated in a WL-CSP and this number keeps grow ing (Figure.1.)[3,4].One of the typical process flows to form TSVs is shown in Figure 2.These steps are required for through silicon via wafer processing.First,the etch mask must be created.This involves coating,exposing and developing the mask.Once the mask is created, the vias can be etched and insulated.Via filling can then be completed using various materials such as copper and tungsten.The fill process is determ ined by the fill materials.As of today,copper is the most commonly used material for TSVs,but othermaterials like Tungsten(W)or Cu3Sn alloy are used as well. Photolithography of via openings in photo resist looks pretty straight forward.However,the various follow ing process steps and different via sizes require specific photo resist exposure and development conditions and ask for an optim ized set of parameters.Typically via sizes down to 5 μm(Figure 3)can be easily and cost effectively achieved by 1X full field photolithography.State-of-the-art resolution limits are at about 3 μm in proxim ity printing on 300 mmsubstrates.However,tight CD control of via openings requires accurate gap setting,excellent light uniform ity and exposure dose control.All this w ill affect the final exposure results and therefore need to be accurately controlled.For the described experiment a typical via test mask having different via diameters was used.The SUSS MA300 Gen2 Mask Aligner provides an average intensity of about 90 mW/cm?(broadband)coupled w ith a light uniform ity of less than 3%over the whole 300 mm wafer.All wafers were exposed w ith an exposure gap of 20 μm.Figur e 3 shows exposed and developed vias w ith a diameter of 3 μm in AZ1505 and further examples. The development process was again carried out on the ACS300 Gen2 using an aqueous develop module that was equipped w ith a binary spray dispense system.The binary spray nozzle setup and water-jacketed dispense line w ith temperature control to point-of-use allow for reducing process times and m inim izing material consumption.Variable rate arm movement across the wafer was employed in order to optimize theuniform ity of the spray process.Both, AZ4110 and AZ9260 were developed using a 1:4 dilution of AZ400K and deionized water.TMAH basedAZ726MIF was used for the development of AZ1505. The trend for smaller vias also requires accurate overlay of the print result.Overall alignment performance of the mask aligner as well as runout effects are the two main important factors that influence the overlay result.The SUSS MA300 Gen2 uses two novel technologies to achieve highly accurate overlay. Alignment accuracies below 0.5 μm(3sigma) can be achieved on theMA300 Gen2 by adopting the DirectAlign?technology.First of all,the system accurately aligns wafer and mask in alignment gap,which is typically set to 50～100 μm.The final high accuracy alignment step is performed in exposure gap.Advanced pattern recognition software measures and controls the alignment,thus achieving sub-Micron alignment accuracy.Also alignment accuracies down to 0,25 μm can be achieved now using the MA/BA8 Gen3 Maskaligner.The new Operator-assisted alignment technology w ith continuously automatic calculation of achieved alignment(x,y,θ)between both targets allows extreme alignment accuracy assisted by pattern recognition.During manual alignment the COGNEX R based pattern recognition software continuously measures the achieved accuracy and reports it to the operator. W ith its sub pixel resolution the Systemsupports highest alignment precision,prevents m isalignment and maximizes yield.So the need for high alignment accuracy is being answered w ith this technology.Besides an excellent equipment performance in terms of alignment accuracy,the control of mask and wafer temperature is also crucial to achieve optimum overlay results on 300 mm wafers.The MA300 Gen2 employs a temperature controlled exposure chuck to keep a constant and uniform wafer temperature and to compensate for runout effects.In a proxim ity printing system,mask and wafer are in close proximity to each other,assuring that the mask temperature is indirectly controlled by the chuck.Any runout,measured via pattern recognition,can be reduced by changing the temperature in the exposure chuck(Figure 4).The ThermAlign R technology is able to reduce runout down to 0.2 to 0.3 μm.During the experiment the ThermAlign R chuck was set to 22℃.The alignment was done using an automatic alignment system in direct alignment mode w ith SUSS proprietary alignment targets.The achieved overlay data on 300 mm wafer are shown in table I and the x-y plot is shown in Figure 5.One of the most important topics in 3D Stacking is the alignment accuracy.As can be seen from the roadmap shown in Figure 6,the trend of via sizes is that via diameters w ill continue to shrink over the next couple of years.Today via diameter in range of 25 to 75 μm are used in CMOS Image Sensors devices.In memory devices typically few Microns diameter is used for a TSV.For the wafer bonding technology,shrinking via diameters have a direct effect on the post bond alignment accuracy that is required.There is always a m inimum overlap requirement so that metal vias have goodelectrical connection w ith minimized resistance. This m inimum overlap requirement directly translates into post-bond alignment accuracy,which w ill be in the sub-micron range w ithin the next couple of years.As both of the wafers which need to be aligned for 3D stacking have metal layers IR alignment becomes impossible.Another approach is the Inter Substrate Alignment.This technique is capable of achieving the required alignment accuracies outlined in Figure 6.In this alignment technique special optics are used thatare inserted between the twowafers.The ISA objectives,on left and right,image the alignment key on the upper and lower wafer simultaneously.The alignment stage moves the wafers and a pattern recognition algorithm performsthealignmentaccording to therecipe.A fter the objectives a re retracted both wafers move into contact or to a predefined gap.Typically moving the wafers in the z-axis can create some m isalignment.Therefore new precision optics and mechanics have been combined w ith global inline calibration methods to achieve sub-Micron alignment accuracy in the BA300UHP(Ultra High Precision)Bond A ligner. Wafer bonding techniques used for 3D Stacking are mainly:-metal to metal diffusion bonding(Cu)-metal eutectic bonding(Cu/Sn)-silicon fusion bonding-adhesive bonding(BCB)There are a lot of pros and cons for each kind of bonding process.Which one w ill be chosen depends on the application and itsrequirements.However, there is a clear trend for metal to metal diffusion bonding using copper as bond layer.The advantage of this bond process is that the electrical as well as mechanical connection is done simultaneously.2.3.1 Copper-Copper BondingWhen twometalsarepressed togetherunderapplied force and heat,the atoms can m igrate from lattice site to latticesitebonding the interface together.Such diffusion processes require intimate contact between the surfaces since the atoms move lattice vibration.Copper or Alum inum are optimal for such diffusion processes due to their ductile properties and fast diffusion rates.Copper bondingrequirestemperaturesintherangeof300℃up to 400℃to achieveagood hermetically sealinterface.The oxidation of copper can hamper the bonding process.It canbecracked byapplyingahigh forceduring thebondingor to incorporate a vapor cleaning process to remove the surface ing the vapor from formic acid (HC00H)in a bubbler,SUSS MicroTec has developed a pointofuse removalsystem formetaloxides.Wafersare placed in cleaningchambersandexposed to thevapor for a fewm inutes.Thechamber ispurged and by controlling thepartialpressureofO2 in themodulenosaltsareformedthatrequiredpostprocessrinses.Theprocessistotallydry and thecoppersurfaceisstableforseveralhours[5].2.3.2 Metal Eutectic BondingEutectic bonding is also of interest for 3D stacking due to the low temperatures,which are beginning at 231℃for Cu3Sn(Figure 7).Thus themost often requested eutectics are AuSn,AuSi,AlGe,and CuSn, as already mention.It also required the usage of inert gas to prevent oxidation.2.3.3 Silicon Fusion BondingFusion Bonding is interesting for 3D stacking due to the very short process times and high bond strengths.Nevertheless during the fusion bonding only the mechanical contact is created.However,there are no direct electrical connections across the interface to interconnect the metal layers.Additional processing is therefore required to etch through the wafer stack and backfill vias w ith metals.This is done by thinning one of the substrates to several tens of Micrometers and follow by a patterned etch and metal backfill in a process known as"via last"processing.Th e drawback to fusion bonding is the requirements for surface flatness and roughness.Another issue is the limitation in the annealing temperature due to the used metal materials in the wafers.But using plasma treatment the annealing temperature canv be reduced from～1 000°down to the required 200℃～400℃.Silicon fusion bonding needs the follow ing process steps:-plasma treatment creating a hydrophilic surface w ith a specific chem istry and contact angle-DI water cleaning combined w ith reactivation and bonding-temperature annealing in a standard furnace (batch process)2.3.4 Adhesive BondingAdhesive bonding is very often used in 3D due to the low range of process temperature and the topography tolerance.The most often used polymerfor precision 3D adhesive bonding is BCB(benzocyclobutene) and is bonded from 150℃-320℃.The flow properties of BCB can be manipulated in order to provide low temperature bonding and alignment accuracies in the range of 1～2 μm.BCB needs to be coated on one or both wafers,the use of adhesive promoter AP3000 is absolutely essential.Before bonding the BCB needs to be baked out.If the procuring is below 150℃not all solvents are removed.So the bond w ill almost certain result in a poor mechanical connection.I would like to acknow ledge all the co-authors of this paper for their support in creating this paper.There is still the need to coat,pattern and etch structures.This paper w ill explore some of the lithographic challenges associated w ith 3D interconnection technology.Wafer bonding techniques as used in the 3D Packaging w ill be described w ith all the challenges and available solutions and trends.Furthermore a new Maskalinger technology w ill be introduced which allows extreme alignment accuracy assisted by pattern recognition down to 0.25 μm.An overall introduction on the challenges,trends and solutions for 3D interconnects in lithography and Wafer Level bonding techniques and the SUSS's equipment platform w ill be described accordingly to the needed processes.The processing issues encountered in those techniques w ill be discussed w ith a focus on wafer bonding and lithography steps.【相关文献】[1]Keith Cooper,Kathy Cook,Bill Whitney.Lithographic challenges and solutions for 3D Interconnects[C].IWLPC,Oct.13-16,2008,San Jose,CA.[2]Rao R.Tummala.SOP:What is it and why?A new Microsystems-Integration Technology Paradigm-Moore's Law for system integration of miniaturized convergent systems of the next decade[J]IEEE Transactions On advanced Packaging,Vol 27,Nr 2,May 2004,pp 241-249.[3]3D.Henry,F.Jacquet,M.Neyret.Through Silicon Vias Technology for CMOS Image Sensors Packaging[C]. ECTC,May 27-30,2008,Lake Buena Vista,FL.[4]Eric Mounier,Jér?me B aron,Jean-Christophe Eloy.A market&technology analysis of WLP solution for IC's[C]. CMOS Image Sensors&MEMS,ECTC,May 27-30, 2008,Lake Buena Vista,FL.。
浅析高性能封装技术的发展
摘要：高性能计算、人工智能和 5G 移动通信等高性能需求的出现驱使封装技术向更高密度集成、更高速、低延时和更低能耗方向发展。
简要地介绍了半导体封测企业、晶圆代工厂和 IDM 在高性能封装领域的发展现状，分析了国内企业在此领域的布局和发展状况，并结合国家政策和国际环境变化，展望了未来国内封测企业在该领域的发展方向。
0 引言1965 年 4 月，Intel 创始人之一戈登·摩尔（Gordon Moore）在《电子学》杂志上刊载《让集成电路填满更多的组件》，文章中预言：当价格不变时，半导体芯片上集成的元器件数目（如晶体管和电阻数量）约每隔 18～24 个月增加 1 倍，性能提升 1 倍。
这个著名的摩尔定律，在过去的几十年间一直推动着半导体技术的发展。
为满足该定律的要求，晶圆代工厂不断地缩小晶体管栅极特征尺寸。
直到20世纪90 年代，该理论开始遇到经济学和物理学上的双重阻碍。
相比于技术节点 90 nm，3 nm 的投资成本增加了 35～40 倍，仅英特尔（Intel）、三星（Samsung）和台积电（TSMC）3 家企业有能力跟随，可以继续在该赛道上竞争。
与此同时，科技浪潮向高性能计算、人工智能、深度学习和 5G 通信等领域快速地发展，其愈加依赖超高性能的高速芯片。
除芯片自身往更高技术节点推进外，高性能封装技术也成为主要的解决方案之一。
高性能封装作为一种前沿的封装技术，其主要特点为I/O的高密度（≥16/mm 2 ）和细间距（≤130 μm）其典型的代表为高速专用集成电路（application specific integrated circuit ，ASIC ）处理芯片和大约4000 个端口的高带宽存储器（high bandwidth memory，HBM）的超高密度连接，该异构芯片集成封装技术将整体性能推向极致。
据 Yole development预测，从 2019～2025年，高性能封装的市场营收将由8 亿美元增至 43 亿美元，年平均复合增长率约为31%。
三维集成电路封装的TSV技术
三维集成电路封装的TSV技术1.引言三维集成电路（3D IC）和基于硅介质的2.5D集成电路具有低功耗、性能高、高功能集成度[1–4]等优点，被认为是克服摩尔定律局限性的重要电路。
为实现3D 和2.5D芯片集成，需要几个关键技术，如硅通孔（TSV）、晶片减薄处理以及晶圆/芯片粘接等。
TSV技术具有缩短互连路径和缩小封装尺寸的优点，因此被认为是3D集成的核心。
在3D和2.5D芯片集成过程中，TSV工艺可分为三种类型。
当TSV工艺在CMOS工艺进行之前完成时，工艺进程定义为“通孔优先（via first）”；当TSV工艺在CMOS工艺进行中完成时，CMOS中间工艺和后道工艺只能在TSV工艺完成后制作；当TSV在完成CMOS过程后进行时，工艺进程定义为“通孔收尾（via last）”，在已进行CMOS工艺后的衬底正面或背面进行TSV工艺。
选择TSV作为最终方案是在半导体行业最终应用要求。
TSV技术已被开发用于许多应用领域，如MEMS、移动电话、CMOS图像传感器（CIS）、生物应用程序设备和存储器等。
人们对TSV工艺进行了大量研究。
目前，由于制造成本相对较高，TSV在三维集成电路和先进封装应用中尚未普遍实现[5,6]。
本文将介绍当TSV制作直径较小、纵横比较高时，TSV的相关重要制造过程及相关失效模式。
此外，TSV制备有许多重要过程，包括深层反应离子蚀刻（DRIE）、介电层衬底、阻挡层和种晶层、填充、化学机械抛光（CMP）和Cu暴露过程，上述关键技术将在下面详细介绍。
2.TSV刻蚀技术TSV蚀刻是3D集成技术中的关键制造工艺，而广泛使用的Bosch工艺是深硅蚀刻的首选。
Bosch蚀刻工艺的高蚀刻速率为5~10 μm/min，对光刻胶的刻蚀选择性为50-100，甚至对于氧化层掩膜高达200。
该过程通过以下步骤执行：(1)利用六氟化硫作为等离子体刻蚀剂进行硅刻蚀；(2)与C4F8等离子体气体结合，生成质量良好的钝化膜，以防止下一刻蚀步骤中的横向效应；(3)利用六氟化硫作为等离子体刻蚀剂，对掩蔽层和Si进行进一步的离子轰击定向刻蚀，以形成一个较深的刻蚀深度。
对摩尔定律的发展,现在面临的挑战以及可能的解决方案的简述
对摩尔定律的发展，现在面临的挑战以及可能的解决方案的简述作者：曹阳软件工程摘要：简述了摩尔定律的发展，现在面临的挑战以及可能的解决方案，同时讨论了“超摩尔定律”的可能的发展方向。
关键词：摩尔定律；超越摩尔定律；正文：1965年，摩尔在《电子学》杂志上所发表的《让集成电路填满更多的组件》中首次提出了著名的摩尔定律，预言芯片中的晶体管数量将每年增加一倍。
随后在1975年，摩尔又在IEEE国际电子组件大会上提交了一篇论文，将摩尔定律由“每一年增加一倍”修改为“每两年增加一倍”。
而最为流传广范的版本“每18个月增加一遍”却在1997年被摩尔本人所否认。
这种趋势已经持续了超过半个世纪，然而摩尔定律仍然应该被认为是观测或推测，而非物理或自然法。
1959年，半导体厂商仙童公司推出了平面型晶体管，又在1961年推出了平面型集成电路。
这种平面制造工艺是用光刻技术来刻蚀出半导体的元器件，如二极管、三极管、电阻和电容等。
光刻"的精度不断提高是元器件的密度提高的关键，因而具有极大的发展潜力。
因此平面工艺被认为是"整个半导体的工业键"，也是摩尔定律问世的技术基础。
摩尔定律在后来的发展中得到了很好的验证。
1975 年，在一种新出现的电荷前荷器件存储器芯片中，的确含有将近65000 个元件，与1965 年摩尔的预言一致。
另据Intel公司公布的统计结果，单个芯片上的晶体管数，从1971 年4004 处理器上的2300 个，增长到1997 年Pentium II处理器上的7.5 百万个，26年内增加了3200 倍。
如果按 " 每两年翻一番" 的预测，26 年中应包括13 个翻番周期，每经过一个周期，芯片上集成的元件数应提高2n倍(0 ≤ n ≤ 12)，因此到第13 个周期即26 年后元件数与实际的增长倍数3200 倍可以算是相当接近了。
1994 年初，美国LSI公司研制成功集成度达900万个晶体管的逻辑芯片；1997 年，Intel推出了包含750 万个晶体管的奔腾处理器，这款新产品集成了Intel MMX媒体增强技术，专门为高效处理视频、音频和图形数据而设计。
晶圆级多层堆叠技术的两项关键工艺
一、晶圆级封装VS传统封装在传统晶圆封装中，是将成品晶圆切割成单个芯片，然后再进行黏合封装。
不同于传统封装工艺，晶圆级封装是在芯片还在晶圆上的时候就对芯片进行封装，保护层可以黏接在晶圆的顶部或底部，然后连接电路，再将晶圆切成单个芯片。
相比于传统封装，晶圆级封装具有以下优点：1、封装尺寸小由于没有引线、键合和塑胶工艺，封装无需向芯片外扩展，使得WLP的封装尺寸几乎等于芯片尺寸。
2、高传输速度与传统金属引线产品相比，WLP一般有较短的连接线路，在高效能要求如高频下，会有较好的表现。
3、高密度连接WLP可运用数组式连接，芯片和电路板之间连接不限制于芯片四周，提高单位面积的连接密度。
4、生产周期短WLP从芯片制造到、封装到成品的整个过程中，中间环节大大减少，生产效率高，周期缩短很多。
5、工艺成本低WLP是在硅片层面上完成封装测试的，以批量化的生产方式达到成本最小化的目标。
WLP的成本取决于每个硅片上合格芯片的数量，芯片设计尺寸减小和硅片尺寸增大的发展趋势使得单个器件封装的成本相应地减少。
WLP可充分利用晶圆制造设备，生产设施费用低。
二、晶圆级封装的工艺流程图WLP工艺流程晶圆级封装工艺流程如图所示：1、涂覆第一层聚合物薄膜，以加强芯片的钝化层，起到应力缓冲的作用。
聚合物种类有光敏聚酰亚胺（PI）、苯并环丁烯（BCB）、聚苯并恶唑（PBO）。
2、重布线层（RDL）是对芯片的铝/铜焊区位置重新布局，使新焊区满足对焊料球最小间距的要求，并使新焊区按照阵列排布。
光刻胶作为选择性电镀的模板以规划RDL的线路图形，最后湿法蚀刻去除光刻胶和溅射层。
3、涂覆第二层聚合物薄膜，是圆片表面平坦化并保护RDL层。
在第二层聚合物薄膜光刻出新焊区位置。
4、凸点下金属层（UBM）采用和RDL一样的工艺流程制作。
5、植球。
焊膏和焊料球通过掩膜板进行准确定位，将焊料球放置于UBM上，放入回流炉中，焊料经回流融化与UBM形成良好的浸润结合，达到良好的焊接效果。
微电子作业答案完美版
半导体物理与器件1. 什么叫集成电路？写出集成电路发展的五个时代及晶体管的数量？(15分).集成电路：将多个电子元件集成在一块衬底上，完成一定的电路或系统功能。
小规模时代（SSI）,元件数2-50；中规模时代（MSI），元件数30-5000；大规模时代（ISI）, 元件数5000-10万；超大规模时代（visi），10万-100万；甚大规模，大于100万。
2. 写出IC 制造的５个步骤？(15分)（1）硅片制备（Wafer preparation）：晶体生长，滚圆、切片、抛光。
（2）硅片制造（Wafer fabrication）：清洗、成膜、光刻、刻蚀、掺杂。
（3）硅片测试/拣选（Wafer test/sort）：测试、拣选每个芯片。
（4）装配与封装（Assembly and packaging）：沿着划片槽切割成芯片、压焊和包封。
（5）终测（Final test）：电学和环境测试。
3. 写出半导体产业发展方向？什么是摩尔定律？(15分)发展方向：①提高芯片性能②提高芯片可靠性③降低成本摩尔定律：硅集成电路按照4年为一代，每代的芯片集成度要翻两番、工艺线宽约缩小30%， IC 工作速度提高1.5倍等发展规律发展。
4. 什么是特征尺寸CD？(10分).硅片上的最小特征尺寸称为 CD，CD 常用于衡量工艺难易的标志。
5. 什么是More moore定律和More than Moore定律？(10分) “More Moore”：是指继续遵循Moore定律，芯片特征尺寸不断缩小（Scaling down），以满足处理器和内存对增加性能/容量和降低价格的要求。
它包括了两方面：从几何学角度指的是为了提高密度、性能和可靠性在晶圆水平和垂直方向上的特征尺寸的继续缩小，以及与此关联的3D结构改善等非几何学工艺技术和新材料的运用来影响晶圆的电性能。
“More Than Moore”：指的是用各种方法给最终用户提供附加价值，不一定要缩小特征尺寸，如从系统组件级向3D 集成或精确的封装级(SiP)或芯片级(SoC)转移。
TSV基础知识介绍
TSV
硅通孔技术(TSV)：第4代封装技术 ： 硅通孔技术 代封装技术 硅通孔技术（TSV，Through -Silicon-Via）是通过在芯片和芯片之间、晶圆和晶 圆之间制作垂直导通，实现芯片之间互连的最新技术。与以往的IC封装键合 和使用凸点的叠加技术不同，TSV能够使芯片在三维方向堆叠的密度最大，外 形尺寸最小，并且大大改善芯片速度和低功耗的性能。日月光公司集团研发 中心总经理唐和明博士在Chartered上海2007技术研讨会上将TSV称为继线键合 （Wire Bonding）、TAB和倒装芯片（FC）之后的第四代封装技术。 然而，TSV与常规封装技术有一个明显的不同点，TSV的制作可以集成到制造 工艺的不同阶段。在晶圆制造CMOS或BEOL步骤之前完成硅通孔通常被称作 Via-first。此时，TSV的制作可以在Fab厂前端金属互连之前进行，实现core-tocore的连接。该方案目前在微处理器等高性能器件领域研究较多，主要作为 SoC的替代方案。Via-first也可以在CMOS完成之后再进行TSV的制作，然后完成 器件制造和后端的封装。 而将TSV放在封装生产阶段，通常被称作Via-last，该方案的明显优势是可以不 改变现有集成电路流程和设计。目前，部分厂商已开始在高端的Flash和DRAM 领域采用Via-last技术,即在芯片的周边进行通孔，然后进行芯片或晶圆的层叠。
TSV
刻蚀工艺是关键 尽管TSV制程的集成方式非常多，但都面临 一个共同的难题，Steve Lassig说，大多数情 况下TSV制作都需要打通不同材料层，包括 硅材料、IC中各种绝缘或导电的薄膜层。刻 蚀工艺是关键，减薄、晶圆操纵和晶圆键 合、以及测量和检测等也都是目前技术开 发的热点（表2）。
对于刻蚀工艺模式的选择，业界目前仍在比较SSP （Steady State Processes）和RAP（Rapid Alternating Processes）技术。据了解，RAP刻蚀的选择性 （selectivity）很高，可以刻蚀纵宽比很大通孔，速 度也快，但是表面粗糙度是个挑战；SSP工艺和常规 的刻蚀接近，速度高而且制作的侧壁光滑，不过 Selectivity和Undercut的控制是难点。Steve认为，对 用户来说真正满意的方案是，机台能够根据应用的 要求进行工艺的选择和整合，实现两种模式的切换， 整体控制刻蚀速度、selectivity、侧壁光滑性和纵宽 比。当然，这需要大量的工艺知识积累，以及对所 制造器件的了解。
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光刻和晶圆级键合技术在3D互连中的研究作者：Margarete Zoberbier、Erwin Hell、Kathy Cook、Marc Hennemayer、Dr.-Ing. Barbara Neubert，SUSS MicroTec日益增长的消费类电子产品市场正在推动当今半导体技术的不断创新发展。
各种应用对增加集成度、降低功耗和减小外形因数的要求不断提高，促使众多结合了不同技术的新结构应运而生，从而又催生出诸多不同的封装方法，因此可在最小的空间内封装最多的功能。
正因如此，三维集成被认为是下一代的封装方案。
本文将探讨与三维互连技术相关的一些光刻挑战。
还将讨论三维封装使用的晶圆键合技术、所面临的各种挑战、有效的解决方案及未来发展趋势。
多种多样的三维封装技术为了适应更小引脚、更短互连和更高性能的要求，目前已开发出系统封装（SiP）、系统芯片（SoC）和封装系统（SoP）等许多不同的三维封装方案。
SiP即“单封装系统”，它是在一个IC封装中装有多个引线键合或倒装芯片的多功能系统或子系统。
无源元件、SAW/BA W滤波器、预封装IC、接头和微机械部件等其他元件都安装在母板上。
这一技术造就了一种外形因数相对较小的堆叠式芯片封装方案。
SoC可以将所有不同的功能块，如处理器、嵌入式存储器、逻辑心和模拟电路等以单片集成的方式装在一起。
在一块半导体芯片上集成系统设计需要这些功能块来实现。
通常，So C设计与之所取代的多芯片系统相比，它的功耗更小，成本更低，可靠性更高。
而且由于系统中需要的封装更少，因而组装成本也会有所降低。
SoP采用穿透通孔和高密度布线以实现更高的小型化。
它是一种将整个系统安装在一个芯片尺寸封装上的新兴的微电子技术。
过去，“系统”往往是一些容纳了数百个元件的笨重的盒子，而SoP可以将系统的计算、通信和消费电子功能全部在一块芯片上完成，从而节约了互连时间，减少了热量的产生。
最近穿透硅通孔（TSV）得到迅速发展，已成为三维集成和晶圆级封装（WLP）的关键技术之一。
三维TSV已显现出有朝一日取代引线键合技术的潜力，因此它可以使封装尺寸进一步减小，成本进一步降低，这将是最大的技术挑战之一。
另外器件的性能也将得到进一步提高。
当前，三维TSV技术已成为如存储器堆叠或MEMS结构封装等三维元件集成技术快速发展的关键。
将TSV用作主流技术的第一个应用领域就是CMOS图像传感器（CIS）的封装。
对CMOS图像传感器而言，WLP的应用已经在业内成为现实。
目前已有大约35%的CMO S图像传感器应用于最新的消费类移动电话产品中，笔记本电脑摄像头采用了WL－CSP密封封装，而且这一数字还在不断增长（图1）。
图2是形成TSV的典型工艺流程之一。
首先，必须形成刻蚀掩膜。
这一步骤包括涂层淀积、曝光和掩膜显影。
掩膜一旦形成，即可对通孔进行刻蚀和绝缘处理。
然后用诸如铜和钨等不同材料完成通孔填充。
填充工艺取决于填充材料。
直到目前，铜一直是TSV工艺最为常用的填充材料，但其它材料，如钨（W）或Cu3Sn合金也有使用。
曝光与显影用光刻胶对通孔开口处进行光刻处理看上去可以直接进行，然而随后要完成的工艺步骤却各不相同，通孔的尺寸也大小不一，因而光刻胶的曝光和显影条件就必须区别对待，而且各自都需要一套相应的优化参数。
采用1倍全场光刻法即可轻易地以成本效益很高的手段制作出典型尺寸小至5μm的通孔（图3）。
300mm衬底上接近式曝光的最新分辨率极限水平约为3μm。
但对通孔开口进行严密的CD控制需要十分精确的间隔调整设置、极佳的光均匀度和良好的曝光剂量控制等。
所有这些因素均会影响到最终的曝光结果，因此就需要精确的控制。
就上述实验而言，需要采用具有不同通孔直径的典型的通孔测试掩膜。
SUSS MA300 Gen 2掩膜对准仪的平均强度约为90mW/cm2（宽带），照在整个300mm晶圆上的光均匀度在3%以下。
晶圆的曝光都采用了20μm的曝光间隔。
图3给出了采用AZ1505对3μm直径通孔进行曝光和显影的结果。
显影工艺采用一种含水的显影试剂同样也在装配有双头喷雾涂胶系统的ACS300 Gen2设备上完成。
这种设备上的双头喷雾涂胶装置和水套冷却喷管可以依据不同的使用点对温度进行调节控制，因此可缩短工艺时间并将材料的消耗降至最低程度。
为了最大限度地优化细雾工艺的均匀度，变速机械臂会不停地在整个晶圆范围内移动。
AZ4110和AZ9260的显影都采用1:4 AZ400K和去离子水稀释溶液。
而AZ1505的显影则采用TMAH基AZ726MIF试剂。
通孔不断小型化的发展趋势也需要精确的涂复层显影结果。
掩膜对准仪的整体对准性能及其偏差效应是影响涂复层喷涂结果的两个主要的因素。
除了对准精度需要使设备达到极佳的性能之外，掩膜和晶圆温度控制对于在300mm晶圆上获得最佳的涂复层结果也十分关键。
MA300 Gen2采用一种温度控制曝光夹盘以使晶圆温度保持均衡不变，并对偏差效应进行补偿。
在接近式曝光系统中，掩膜和晶圆彼此之间的距离十分接近，确保夹盘能够间接地控制掩膜的温度。
通过改变曝光夹盘的温度（图4）可以降低由图形识别软件测量到的任何偏差。
ThermAlign?技术可以将偏差效应降低到0.2μm至0.3μm的水平。
实验期间，ThermAlign?夹盘的的温度设定为22℃。
对SUSS专用对准目标而言，可采用自动对准系统以直接对准的模式进行对准。
键合对准有关三维堆叠最重要的话题之一就是对准精度。
从图5示出路线图中可以看出，通孔直径的发展趋势是，今后的几年内将继续减小。
当前，CMOS图像传感器件采用的通孔直径在25μm至75μm范围内。
在存储器件中，穿透硅通孔用的典型直径为几微米。
对晶圆键合技术而言，缩小通孔直径会对所要求的后键合对准精度产生直接的影响。
总有一个“最低的重叠层要求”以便使金属通孔具有良好的电连接，且电阻最低。
我们可以将这一“最低的重叠层要求”看成是对后键合对准精度的要求。
今后几年这一最低重叠层要求可能会达到亚微米范围。
由于实现三维堆叠需要进行对准的两块晶圆都有金属层，因此无法使用红外对准的方法。
另一种方法是内部衬底对准的方法。
采用这一技术能够达到图5中所要求的对准精度。
采用这种对准技术时需要在两个晶圆之间采取特殊的光学手段。
左右两侧的ISA物镜可同时对上下两块晶圆上的对准标识进行成像处理。
通过调整对准台而移动晶圆，利用图形识别算法即可以根据具体要求进行对准。
对准台缩回之后，两块晶圆移动至接触状态或留出一定的间隔。
一般情况下，晶圆在z轴上的移动会造成一定的错误对准。
因此，目前在实际应用中已经将新的高精密光学手段和机理与通用在线校准手段相结合以期使BA300UHP（超高精度）键合对准设备达到亚微米对准精度。
键合用于三维堆叠的晶圆键合技术主要包括：金属与金属扩散键合（Cu）、金属易熔键合（Cu /Sn）、硅熔融键合、焊料键合（BCB）。
每一种键合工艺都有各自的优缺点。
选择哪一种键合技术取决于应用领域及其要求。
但金属与金属扩散键合采用铜作为键合层却是一个较为明确的发展趋势。
这种键合工艺的优点是，电连接和机械连接可以同时完成。
铜-铜键合当两种金属在压力和热力作用下压在一起的时候，原子就会从一个晶格点迁移到另一个晶格点，使两个界面键合在一起。
由于原子会使晶格振动产生移动，因此这类扩散工艺要求两个表面之间的接触必须非常紧密。
因为铜或铝具有较高的延展特性和快速的扩散速率，因此铜和铝最适合这类扩散工艺。
铜键合要求的温度在300-400℃范围以达到较好的密封界面。
铜氧化会阻碍键合工艺。
键合期间或在采用汽相清洗工艺去除表面氧化物时采用的较大压力会使铜产生断裂。
金属易熔键合易熔键合对三维堆叠也很重要，这是因为其工艺温度很低，Cu3Sn是从231℃开始的。
因此，如前所述最为常见的易熔物是AuSn、AuSi、AlGe和CuSn。
此外还需要使用惰性气体以避免氧化。
硅熔融键合熔融键合对三维堆叠很重要，原因是其工艺时间很短且键合强度很高。
但熔融键合过程中只会形成机械接触。
而从界面到互连金属层之间却没有直接的电连接。
因此还需要完成额外的工艺对晶圆堆叠进行穿透刻蚀，并用金属对通孔进行背部填充。
工艺过程如下：首先对其中的一块衬底减薄至几十微米，其后进行图形刻蚀，最后完成工艺中的金属背部填充，称为“后通孔”工艺。
熔融键合的不足是它对表面平坦度和粗糙度都有一定的要求。
由于晶圆中要用到金属材料，因此退火温度的限制就成为另一个问题。
但是采用等离子体处理即可将退火温度从1000℃左右降到所要求的200℃-400℃.焊料键合焊料键合在三维工艺中极为常用，这是因为该技术的工艺温度范围很低，且外形容限很小。
高精密三维焊料键合最常用的聚合物是BCB，键合温度从150℃至320℃。
可以控制BCB的流动特性以完成较低温度键合，并将对准精度提高到1-2μm范围。
需要将BCB覆盖在一块或两块晶圆上，还有一件十分重要的事情就是要使用焊料助焊剂AP3000。
键合之前需要对BCB进行退火处理。
如果预处理温度低于150℃，那么就不可能将所有溶剂清除干净。
因此几乎可以确定，键合会导致较差的机械连接。
结论三维集成等技术的迅速发展使产品的潜在应用不断向消费电子产品一类的大众市场拓展。
这些新兴技术同时也在日益将许多目前尚可使用的生产工艺，包括光刻工艺和晶圆键合技术等推向性能的极限。