计算机系统结构课件：第三章 存储系统
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计算机组成原理与系统结构 第3章 存储系统.ppt
Computer System Organization and Architecture
10
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现代计算机采用典型的多层存储结构， 即cache──主存──辅存，如图3.1所示。其 中，cache的容量最小，但速度最快；辅存的 容量最大，但速度最慢，主存的容量、速度则 处于两者之间。
Computer System Organization and Architecture
（1）高速缓冲存储器（cache）：用来存放 正在执行的程序段和数据，以便CPU高速地使 用它们。
Computer System Organization and Architecture
3
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（2）主存储器（简称主存或内存）：用来 存放计算机运行期间所需要的程序和数据， CPU可直接随机地进行读写访问。
Computer System Organization and Architecture
13
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3.2 主存储器
3.2.1 主存储器概述 主存储器用于存放计算机运行期间所需要
的程序和数据，CPU可直接地对主存储器进行 读写访问，Байду номын сангаас入/输出设备也直接和主存储器 交换数据。所以主储存器的容量和读写速度会 影响计算机系统的整体性能。
Computer System Organization and Architecture
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⒍按访问类型分类
（1）按地址访问：根据存储器的地址来访问该 地址里的信息。
（2）按内容访问：即相联存储器，访问时根据 所要访问信息的全部或部分来跟存储器中的全 部信息进行比较，相等则对该地址中的信息进 行读或者写的操作。
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最新计算机系统结构第三章 存储系统教学讲义ppt课件
机器地址序列常常具有顺序性，按照低位交叉的规律分配地址可使相继出现 的地址落在相同存储体的概率降到最低（参见上图）。
考虑到地址总线与数据总线的拥挤问题，一个Tm周期里发送的多个访问请求 最好彼此错开Tm/n时间，如P140图3.11所示，否则实现的复杂度会增加。
2003.3.1
计算机系统结构
8
计算平均加速倍数（P141）：
求主存地 A址 nj： k 求结构参 j数 nA， ：kAmond
其中：n ── 存储体个数，A ── 主存地址， j ── 体内地址， k ── 体序号（ k = 0，1，2，…，n-1 ）
• 例3.1 已知 n = 4，问主存地址13是在几号体的几号单元？ 解：
由于 n = 4，体选译码信号使用主存地址的最低 log2n = 2位，所以 地址13（其二进制为1101B）对应的体号k = 1（即01B）、体内地址j = 3 （即11B），也就是说，地址13位于1号体的3号单元（参看前一页插图）。
– CPU cost/performance, Pipelined Execution
CPU-DRAM Gap
1000
CPU
“Moore’s Law”
µProc 60%/yr.
100 10
1
Processor-Memory Performance Gap: (grows 50% / year)
DRAM DRAM 7%/yr.
g
2003.3.1
计算机系统结构
Байду номын сангаас
11
例题：P203，题5
解：已知Kn
1(1 g)n g
，其中g
0.1，依题意有
Kn1
1(1 g
考虑到地址总线与数据总线的拥挤问题，一个Tm周期里发送的多个访问请求 最好彼此错开Tm/n时间，如P140图3.11所示，否则实现的复杂度会增加。
2003.3.1
计算机系统结构
8
计算平均加速倍数（P141）：
求主存地 A址 nj： k 求结构参 j数 nA， ：kAmond
其中：n ── 存储体个数，A ── 主存地址， j ── 体内地址， k ── 体序号（ k = 0，1，2，…，n-1 ）
• 例3.1 已知 n = 4，问主存地址13是在几号体的几号单元？ 解：
由于 n = 4，体选译码信号使用主存地址的最低 log2n = 2位，所以 地址13（其二进制为1101B）对应的体号k = 1（即01B）、体内地址j = 3 （即11B），也就是说，地址13位于1号体的3号单元（参看前一页插图）。
– CPU cost/performance, Pipelined Execution
CPU-DRAM Gap
1000
CPU
“Moore’s Law”
µProc 60%/yr.
100 10
1
Processor-Memory Performance Gap: (grows 50% / year)
DRAM DRAM 7%/yr.
g
2003.3.1
计算机系统结构
Байду номын сангаас
11
例题：P203，题5
解：已知Kn
1(1 g)n g
，其中g
0.1，依题意有
Kn1
1(1 g
《计算机体系结构》课件
ABCD
理解指令集体系结构、处 理器设计、存储系统、输 入输出系统的基本原理和 设计方法。
培养学生对计算机体系结 构领域的兴趣和热情，为 未来的学习和工作打下坚 实的基础。
CHAPTER
02
计算机体系结构概述
计算机体系结构定义
计算机体系结构是指计算机系统的整 体设计和组织结构，包括其硬件和软 件的交互方式。
CHAPTER
06
并行处理与多核处理器
并行处理概述
并行处理
指在同一时刻或同一时间间隔内 完成两个或两个以上工作的能力
。
并行处理的分类
时间并行、空间并行、数据并行和 流水并行。
并行处理的优势
提高计算速度、增强计算能力、提 高资源利用率。
多核处理器
1 2
多核处理器
指在一个处理器上集成多个核心，每个核心可以 独立执行一条指令。
间接寻址
间接寻址是指操作数的有效地址通过寄存器间接给出，计算机先取出 寄存器中的地址，再通过该地址取出操作数进行操作。
CHAPTER
04
存储系统
存储系统概述
存储系统是计算机体系结构中 的重要组成部分，负责存储和 检索数据和指令。
存储系统通常由多个层次的存 储器组成，包括主存储器、外 存储器和高速缓存等。
《计算机体系结构》ppt 课件
CONTENTS
目录
• 引言 • 计算机体系结构概述 • 指令系统 • 存储系统 • 输入输出系统 • 并行处理与多核处理器 • 流水线技术 • 计算机体系结构优化技术
CHAPTER
01
引言
课程简介
计算机体系结构是计算机科学的一门核心课程，主要研究计算机系统的基本组成、组织结构、工作原 理及其设计方法。
计算机组成原理 第3章_存储系统PPT课件
存取时间又称存储器访问时间，是指从启动一次存储器操作到 完成该操作所经历的时间。具体讲，从一次读操作命令发出到该操 作完成，将数据读入数据缓冲寄存器为止所经历的时间，即为存储 器存取时间。1s=103ms=106μs=109ns
存储周期是指连续启动两次读操作所需间隔的最小时间。通常， 存储周期略大于存取时间，其时间单位为ns(纳秒）。
.
⑶ 字位同时扩展：在字向和位向上同时进行扩展 一个的容量假定为 M ×N 位，若使用 l × k 位的芯片（ l < M,
k < N),需要在字向和位向同时进行扩展。此时共需要 （ M / l )） × （ N / k ）个存储器芯片。 思考题：
1、32K × 16表什么意思?(32K=215,15根地址线,16根数据线) 2、构成 4M× 32存储器需要16K × 8的芯片多少片？ （ 16K= 214 , 4M= 222，故需要芯片: (4M/ 16K)*(32/8)=1024, 22根地址线中有22-14=8根用作片选线，14根地址线。）
外存储器：简称外存，它是大容量辅助存储器。目前主要使用磁盘 存储器、磁带存储器和光盘存储器。
4、主存储器的技术指标：主存储器的性能指标主要是存储容量、 存取时间、存储周期和存储器带宽。
存入一个机器字的存储单元，通常称为字存储单元，相应的单 元地址叫字地址。而存入一个字节的单元，称为字节存储单元，相 应的地址称为字节地址。
芯片的地址线、数据线、读/写控制线并联，而由片选信号来区分各片地址，故片 选信号端连接到片译在码器的输出端。图3.7所示出用16K × 8位的芯片采用字扩 展法组成64K × 8位的存储器连接图。图中4个芯片的数据线与数据总线D0-D7相 连，地址总线低位地址A0-A13与各芯片的14位地址端相连，两位高位地址A14， A15经译码器和4个选端相连。
存储周期是指连续启动两次读操作所需间隔的最小时间。通常， 存储周期略大于存取时间，其时间单位为ns(纳秒）。
.
⑶ 字位同时扩展：在字向和位向上同时进行扩展 一个的容量假定为 M ×N 位，若使用 l × k 位的芯片（ l < M,
k < N),需要在字向和位向同时进行扩展。此时共需要 （ M / l )） × （ N / k ）个存储器芯片。 思考题：
1、32K × 16表什么意思?(32K=215,15根地址线,16根数据线) 2、构成 4M× 32存储器需要16K × 8的芯片多少片？ （ 16K= 214 , 4M= 222，故需要芯片: (4M/ 16K)*(32/8)=1024, 22根地址线中有22-14=8根用作片选线，14根地址线。）
外存储器：简称外存，它是大容量辅助存储器。目前主要使用磁盘 存储器、磁带存储器和光盘存储器。
4、主存储器的技术指标：主存储器的性能指标主要是存储容量、 存取时间、存储周期和存储器带宽。
存入一个机器字的存储单元，通常称为字存储单元，相应的单 元地址叫字地址。而存入一个字节的单元，称为字节存储单元，相 应的地址称为字节地址。
芯片的地址线、数据线、读/写控制线并联，而由片选信号来区分各片地址，故片 选信号端连接到片译在码器的输出端。图3.7所示出用16K × 8位的芯片采用字扩 展法组成64K × 8位的存储器连接图。图中4个芯片的数据线与数据总线D0-D7相 连，地址总线低位地址A0-A13与各芯片的14位地址端相连，两位高位地址A14， A15经译码器和4个选端相连。
计算机存储系统(课件)
一种可通过电子信号擦除和编程的ROM。
Flash Memory（闪存）
一种非易失性存储器，可用于USB闪存盘、固态硬盘等。
存储设备介绍
硬盘驱动器（HDD） 使用磁存储技术的存储设备，存储容 量大，价格相对较低。
固态硬盘（SSD）
使用半导体存储技术的存储设备，存 取速度快，价格相对较高。
USB闪存盘
分布式存储系统介绍
分布式存储系统的概念
分布式存储系统是一种将数据分散存储在多个独立节点上的存储 系统，通过网络互联实现数据的访问和管理。
分布式存储系统的优点
分布式存储系统具有可扩展性、可靠性、高性能等优点，能够满足 大规模数据存储和处理的需求。
分布式存储系统的关键技术
分布式存储系统涉及的关键技术包括数据分布、数据复制、数据一 致性维护、容错处理、负载均衡等。
定期维护与更新
对存储系统进行定期维护和更新，以确保系统的稳定性和安全性。
THANKS
感谢观看
存储系统的分类
按存储介质分类
按访问方式分类
包括磁存储（如硬盘、磁带）、光存储（如 CD、DVD）、半导体存储（如RAM、ROM、 SSD）等。
包括直接访问存储（如硬盘）、顺序访问存 储（如磁带）、随机访问存储（如RAM）等。
按存储层次分类
按存储技术分类
包括主存储器（如RAM）、辅助存储器（如 硬盘、SSD）、三级存储器（如磁带库、光 盘库）等。
存储系统性能优化
1 2 3
提高存储设备的I/O性能
通过采用高性能的存储设备、优化存储设备配置、 提高存储设备的I/O带宽等方法，提高存储系统 的整体性能。
优化存储网络性能
通过采用高速网络技术、优化网络拓扑结构、减 少网络传输延迟等方法，提高存储网络的传输效 率。
Flash Memory（闪存）
一种非易失性存储器，可用于USB闪存盘、固态硬盘等。
存储设备介绍
硬盘驱动器（HDD） 使用磁存储技术的存储设备，存储容 量大，价格相对较低。
固态硬盘（SSD）
使用半导体存储技术的存储设备，存 取速度快，价格相对较高。
USB闪存盘
分布式存储系统介绍
分布式存储系统的概念
分布式存储系统是一种将数据分散存储在多个独立节点上的存储 系统，通过网络互联实现数据的访问和管理。
分布式存储系统的优点
分布式存储系统具有可扩展性、可靠性、高性能等优点，能够满足 大规模数据存储和处理的需求。
分布式存储系统的关键技术
分布式存储系统涉及的关键技术包括数据分布、数据复制、数据一 致性维护、容错处理、负载均衡等。
定期维护与更新
对存储系统进行定期维护和更新，以确保系统的稳定性和安全性。
THANKS
感谢观看
存储系统的分类
按存储介质分类
按访问方式分类
包括磁存储（如硬盘、磁带）、光存储（如 CD、DVD）、半导体存储（如RAM、ROM、 SSD）等。
包括直接访问存储（如硬盘）、顺序访问存 储（如磁带）、随机访问存储（如RAM）等。
按存储层次分类
按存储技术分类
包括主存储器（如RAM）、辅助存储器（如 硬盘、SSD）、三级存储器（如磁带库、光 盘库）等。
存储系统性能优化
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提高存储设备的I/O性能
通过采用高性能的存储设备、优化存储设备配置、 提高存储设备的I/O带宽等方法，提高存储系统 的整体性能。
优化存储网络性能
通过采用高速网络技术、优化网络拓扑结构、减 少网络传输延迟等方法，提高存储网络的传输效 率。
计算机系统结构(必过版)
4、 虚拟存储器的工作原理、地址空间、种类 原理：把主存储器、磁盘存储器和虚拟存储器都划分成固定大小的页，主存储器的页称 为实页，虚拟存储器中的页称为虚页，把虚拟地址空间映射到主存地址空间 三种地址空间：虚拟地址空间、主存储器地址空间、辅存地址空间 三种虚拟存储器：页式虚拟存储器、段式虚拟存储器、段页式虚拟存储器 5、 段式虚拟存储器与页式虚拟存储器的优缺点 地址映象方法：每个程序段都从 0 地址开始编址，长度可长可短，可以在程序执行过程
对于写回法： 大多数操作只需要写 Cache，不需要写主存； 当发生块失效时，可能要写一个块到主存； 即使是读操作，也可能要写一个块到主存。 对于写直达法： 每次写操作，必须写、且只写一个字到主存。 实际上： 写直达法的写次数很多、每次只写一个字； 写回法是的写次数很少、每次要写一个块。 (3) 控制的复杂性, 写直达法比写回法简单。 对于写回法： 要为每块设置一个修改位，而且要对修改位进行管理； 为了保证 Cache 的正确性，通常要采用比较复杂的校验方式或校正方式。 对于写直达法： 不需要设置修改位； 只需要采用简单的奇偶校验即可。由于 Cache 始终是主存的副本，Cache 一 旦有错误可以从主存得到纠正。 (4) 硬件实现的代价, 写回法要比写直达法好。 对于写直达法： 为了缩短写 Cache 流水段的时间，通常要设置一个小容量的高速寄存器堆 （后行写数缓冲站） ， 每个存储单元要有数据、 地址和控制状态等 3 部分组成。 每次写主存时，首先把写主存的数据和地址写到高速寄存器堆中。 每次读主存时，要首先判断所读数据是否在这个高速寄存器堆中。 写回法不需要设置高速缓冲寄存器堆。 13、预取算法有如下几种： (1) 按需取。当出现 Cache 不命中时，才把需要的一个块取到 Cache 中。 (2) 恒预取。无论 Cache 是否命中，都把下一块取到 Cache 中。 (3) 不命中预取。当出现 Cache 不命中，把本块和下一块都取到 Cache 中。 14、解决 Cache 与主存不一致的主要方法： (1) 共享 Cache 法。能根本解决 Cache 不一致，共享 Cache 可能成为访问的瓶颈，硬件 复杂 (2) 作废法。当某一处理机写局部 Cache 时，同时作废其他处理机的局部 Cache。 (3) 播写法。把写 Cache 的内容和地址放到公共总线上，各局部 Cache 随时监听公共总 线 (4) 目录表法。在目录表中存放 Cache 一致性的全部信息。 (5) 禁止共享信息放在局部 Cache 中。Cache 对系统程序员不透明。
计算机组成原理课件——第3章 存储系统1
计算机学院体系结构中心
11
存储器分类图
双极型半导体存储器 RAM MOS存储器（静态、动态） 主存 PROM ROM EPROM，EEPROM MROM 存储器 快擦型存储器（Flash） 磁盘 辅存磁带 光盘 缓冲存储器
位线D 行地址 选择 列地址 选择
列选高电平
T7、T8导通
A T5
T1 T4
~
B T6
位线D
写选择高电平
DIN 写放T7 T5 A DIN 写放(非) T8 T6 B
T7
T8
读放大器
写放大器
写放大器
DOUT
DIN
计算机学院体系结构中心
写选择
读选择
35
SRAM存储器的结构
Data Bus k位 Address Bus n位
CPU
Read Write Ready
计算机学院体系结构中心
Main Memory 主 存
7
存储器分类（1）
按照存储介质 半导体存储器，磁介质存储器，光存储器 按照存储器与CPU的耦合程度 内存（主存＋cache），外存 按存储器的读写功能 读写存储器（RWM, Read/Write Memory）， 只读存储器（ROM，Read-Only Memory） 按掉电后存储的信息可否保持 易失性（挥发性）存储器， 非易失性（不挥发）存储器
D 7 0 1
D DD 2 1 0
…… …… N-1
计算机学院体系结构中心
20
内存的主要技术指标（1）
存储容量
存储器可存储的信息的字节数或比特数 通常表示为
存储字数 × 存储字长 （存储单元数） （每单元的比特数） 例：1M bit 比特的存储器可以组织成 1M×1比特，记为：1Mb 128K×8比特，记为：128KB 256K×4比特
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存储器分类图
双极型半导体存储器 RAM MOS存储器（静态、动态） 主存 PROM ROM EPROM，EEPROM MROM 存储器 快擦型存储器（Flash） 磁盘 辅存磁带 光盘 缓冲存储器
位线D 行地址 选择 列地址 选择
列选高电平
T7、T8导通
A T5
T1 T4
~
B T6
位线D
写选择高电平
DIN 写放T7 T5 A DIN 写放(非) T8 T6 B
T7
T8
读放大器
写放大器
写放大器
DOUT
DIN
计算机学院体系结构中心
写选择
读选择
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SRAM存储器的结构
Data Bus k位 Address Bus n位
CPU
Read Write Ready
计算机学院体系结构中心
Main Memory 主 存
7
存储器分类（1）
按照存储介质 半导体存储器，磁介质存储器，光存储器 按照存储器与CPU的耦合程度 内存（主存＋cache），外存 按存储器的读写功能 读写存储器（RWM, Read/Write Memory）， 只读存储器（ROM，Read-Only Memory） 按掉电后存储的信息可否保持 易失性（挥发性）存储器， 非易失性（不挥发）存储器
D 7 0 1
D DD 2 1 0
…… …… N-1
计算机学院体系结构中心
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内存的主要技术指标（1）
存储容量
存储器可存储的信息的字节数或比特数 通常表示为
存储字数 × 存储字长 （存储单元数） （每单元的比特数） 例：1M bit 比特的存储器可以组织成 1M×1比特，记为：1Mb 128K×8比特，记为：128KB 256K×4比特
计算机组成原理第三章(3.1,3.2,3.3,姜,15-春,版5)
图3.4(a) SRAM读周期时序图
35
• 各参数意义：
tRC ：对存储芯片进行连续两次读操作时所必须间隔 的（最小）时间；
tAQ ：从给出有效地址，至外部数据总线上稳定地出 现所读出的数据信息所经历的时间。
tEQ：地址信号有效后，从片选有效，至数据稳定地 出现外部总线上所经历的时间。
• 构成存储器的存储介质：目前主要采用半导体器 件和磁性材料。
• 存储器中最小的存储单位就是一个双稳态半导体 电路或一个CMOS晶体管或磁性材料的存储元， 它可存储一个二进制代码。由若干个存储元组成 一个存储单元，再由诸多个存储单元组成一个存 储器。
5
• 存储器的分类：
按存储介质分：
• 半导体存储器：用半导体器件组成的存储器。
• 高速缓冲存储器 （Cache）：高速小容量半导体存储器，是为解决CPU和主存之间 速度不匹配而设置的。用于存放最活跃的程序块和数据。
• 主存和Cache一起构成计算机的内存储器（内存），是CPU能直接访问的存储器。
9
总结： ① 通过计算机的多级存储管理，发挥各级存储器
的效能； ② Cache主要强调高速存取速度，以便使存储系
1. CPU对存储器的读/写操作过程：
• 通过地址总线给出地址信号； • 通过控制总线发出读操作或写操作的控制信号； • 在数据总线上进行信息交流。
因此，存储器与CPU连接时，要完成三种 总线的连接：地址线、数据线和控制线；同时， 还须使各种信号的时序与存储器的（固有）读 写周期相配合。
25
2. 主存储器的构成
字节存储单元即存放一个字节的存储单元，相应的地 址称为字节地址。一个机器字可以包含数个字节。
若计算机中可编址的最小单位是字存储单元，则称该 计算机为按字寻址的计算机。
计算机系统结构第3章存储、总线、中断汇总
p(2)=(1-p(1))·λ=(1-λ)1·λ ； 同 理 ， p(3)=(1-p(1)-p(2))·λ=(1λ)2·λ。如此类推， p(k)=(1-λ)k-1·λ，其中 1≤k＜ m。如果前m1条均不转移，则不管第m条是否转移，k都等于m，故 p(m)=(1-λ)m-1。
这样，
B k p(k ) 1 2 (1 )
4
2 1
t
中断处理次序为1 4 3 2的例子
中断 请求
用户程序
1
中 断 处 理 程 序 2 3 4
1 2 3 4
t
中断处理次序为1 4 3 2的例子
机器有5级中断，中断响应次序为1 2 3 4 5，现要 求中断处理次序为3 5 2 4 1。 (1)设计各级中断处理程序的中断级屏蔽位的状态， 令“0”表示屏蔽，“1”表示开放。 (2)若在运行用户程序时，同时发生第4、5级中断 请求，而在第5级中断未完成时，又发生1、2、3级 中断，请画出处理机执行程序的全过程示意图 (标 出交换PSW的时间)。
I/O系统中，I/O总线宜采用非专用总线；
3.3.2总线的控制方式 1.产生原因 采用非专用总线时，可能出现多个设备或部件同时 使用总线而发生争用，就得有总线控制机构来按照某 种方式裁决，保证同一时间只能有一个高优先级的申 请者取得总线使用权。 2.控制方式 1)集中式控制 总线控制逻辑基本上集中放在一起，或者放在连 接总线的一个部件中，或者是放在单独的硬件中。我 们主要讲述这一控制方式 。 2)分布式控制 总线控制逻辑分散于连到总线的各个部件中。
第3章 存储、中断、总线与I/O系 统
3.1 存储系统的基本要求和 并行主存系统 3.2 中断系统 3.3 总线设计 3.4 输入/输出系统
计算机组成与体系结构课件 第3章 存储系统
存放一个机器字的存储单元,通常称为字存储单元,相应 的单元地址称为字地址;
存放一个字节的单元,称为字节存储单元,相应的地址称 为字节地址。
存储器可按字节或字寻址,单位有KB( 210)、MB( 220 )、
GB( 230 ),TB(240)。地址线的数目决定了最大直接寻址空间
的大小(n 位地址: 2n 个存储单元)。
图3.4 256×1位静态存储器结构图
说明
T1~T6:存储单元（1bit） 256个存储单元排列成16*16矩阵的形式，每个存储单元被 连接到不同字线、列线的交叉处，并加上读/写控制电路，用 地址编译器提供字线、列线选择信号。
要访问256个存储单元，需要8位地址A0~A7,A0~A3:行地址， 经X译码器产生16个译码信号来选择16行。
内存 条
3.1.2 主存储器的主要性能指标
主存的存取速度直接影响计算机的运算速度。 目前,大多数主存由半导体器件制成,具有容量 小、存取速度快、断电后数据丢失的特点。 主存储器的主要性能指标包括存储容量、存取 时间和存储周期。
3.1.2 主存储器的主要性能指标
• 1.存储容量
存储容量是指存储器可以容纳的二进制信息量。
3.1.3 存储系统的层次结构
存储系统是指把两种或者两种以上不同存储容 量、不同存取速度、不同价格的存储器组成层次 结构,并通过管理软件和辅助硬件将不同性能的存 储器组合成有机的整体,又称为计算机的存储层次 或存储体系。
现代计算机采用的典型存储结构有'主存—辅存' 和'Cache—主存'两种,如图3.2所示。
• 按存储器在计算机系统中的作用 主存储器、辅助存储器、高速缓冲存储器、控制存储器等
随机读写
存放一个字节的单元,称为字节存储单元,相应的地址称 为字节地址。
存储器可按字节或字寻址,单位有KB( 210)、MB( 220 )、
GB( 230 ),TB(240)。地址线的数目决定了最大直接寻址空间
的大小(n 位地址: 2n 个存储单元)。
图3.4 256×1位静态存储器结构图
说明
T1~T6:存储单元（1bit） 256个存储单元排列成16*16矩阵的形式，每个存储单元被 连接到不同字线、列线的交叉处，并加上读/写控制电路，用 地址编译器提供字线、列线选择信号。
要访问256个存储单元，需要8位地址A0~A7,A0~A3:行地址， 经X译码器产生16个译码信号来选择16行。
内存 条
3.1.2 主存储器的主要性能指标
主存的存取速度直接影响计算机的运算速度。 目前,大多数主存由半导体器件制成,具有容量 小、存取速度快、断电后数据丢失的特点。 主存储器的主要性能指标包括存储容量、存取 时间和存储周期。
3.1.2 主存储器的主要性能指标
• 1.存储容量
存储容量是指存储器可以容纳的二进制信息量。
3.1.3 存储系统的层次结构
存储系统是指把两种或者两种以上不同存储容 量、不同存取速度、不同价格的存储器组成层次 结构,并通过管理软件和辅助硬件将不同性能的存 储器组合成有机的整体,又称为计算机的存储层次 或存储体系。
现代计算机采用的典型存储结构有'主存—辅存' 和'Cache—主存'两种,如图3.2所示。
• 按存储器在计算机系统中的作用 主存储器、辅助存储器、高速缓冲存储器、控制存储器等
随机读写
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4个体并行
0 4 8 12 16 20 24 28
单体工作
1
2
3
5
6
7
9
10
11
13
14
15
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18
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26
27
29
30
31
2个体并行（访问冲突）
b
a
计算机系统结构
Computer Architecture
第三章 存储系统
三、高速缓冲存储器CACHE
1、高速缓冲存储器的功能、结构与工作原理
的1/M，交叉进行工作。
主存周期
主存周期
启动0体 启动1体 启动2体 启动3体
m=4 分时启动时间图 四个存储体交叉访问的时间关系
计算机系统结构
Computer Architecture
第三章 存储系统
（1）高位交叉访问
W
MDR0
MDR1
0
n
1
n+1
2
n+2
3
n+3
…
…
n-1
2n-1
MAR0
MAR1
高
主存储器M3
第一层 容 量
第二层 增 加
第三层
辅助存储器M4
第四层
脱机大容量存储器M5
第五层
每级存储器的性能参数可以表示为Ti，Si，Ci。存储系统的性能可 表示为：Ti<Ti+1；Si<Si+1；Ci>Ci+1。
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第三章 存储系统
3、存储系统的包含性，一致性
W2
W3
W4
m2
m3
m4
地址寄存器
a
体号
体内地址
b
地址总线
并行主存系统：一个主存周期内能读写多个字的主存系统。
计算机系统结构
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第三章 存储系统
优点：简单、容易。 缺点：访问的冲突大。 主要冲突： ➢取指令冲突（条件转移时） ➢读操作数冲突（需要的多个操作数不一定都存放在同一个存储字中） ➢写数据冲突（必须凑齐n个数才一起写入存储器） ➢读写冲突（要读出的一个字和要写入的一个字处在同一个存储字内
包含性 在容量大的存储器中，一定能找到上层存储信息的副本。
一致性 副本修改，以保持同一信息的一致性。
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第三章 存储系统
a
M2
b
b
a
M3
B
A
AB
M4
段C
段D
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第三章 存储系统
二、并行存储器
频带宽度：单位时间内所能访问的数据量。
Computer Architecture
第三章 存储系统
缺点：由于程序局部性的原理，近期所用到的指令和数据往往都 集中在一个体内，就会出现并行访问冲突，只有一个存储模块在 不停地忙碌，其他空闲。只有当指令跨越两个存储模块时，才并 行工作。
优点：扩大存储容量非常方便。如果在多任务或多用户的应用状 态下，可以将不同的任务分别存放在不同的体内，减少了访问冲 突，发挥了并行访问的优点。
m: 体数 n：每个体的容量 高位部分：体内地址
a=log2n 低位部分：存储体体号
b=log2m
分时 访问
低位交叉存储器结构 在结构上，4个体可以共用一套 寻址译码驱动电路及控制部件。
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第三章 存储系统
例如，n=8 m=4多体并行低位交叉编址
计算机系统结构
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第三章 存储系统
目的：存放计算机系统中所需要处理的程序与数据 。
主存储器：用以存放正在运行的程序与数据 。 辅助存储器：存放等待运行的程序与数据。 通用寄存器组：是存放那些最经常用到的数据。 存储系统：两个或两个以上的速度、容量、价格不同的存储器采用硬件， 软件或软、硬件结合的办法联接成一个系
MDRm-1
n(m-1) n(m-1)+1 n(m-1)+2 n(m-1)+3
… nm-1
MARm-1
m: 体数 n：每个体的容量 存储器总容量M应为M=m×n 地址码长度：l=log2(m×n)
高位部分：存储体体号 a=log2m
低位部分：体内地址 b=log2n
计算机系统结构
时，无法在一个存储周期内完成）。
计算机系统结构
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第三章 存储系统
2、多体并行交叉访问存储器
模M主存储器：分为M个存储体的主存储器；
同时访问：采取同时启动，完全并行工作的方式；
交叉访问：多个访问源，同时向多个体中的任何一个发出访问请求；
分时访问：多个体采用分时启动的方式，互相错开一个存储体存储周期
计算机系统结构
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第三章 存储系统
（2）低位交叉访问
MDR0
0 m 2m 3m
…
(n-1)m
MAR0
W
MDR1
1 m+1 2m+1 3m+1
…
(n-1)m+1
MAR1
地址总线 a
译码
b
数据总线
MDRm-1
m-1 2m-1 3m-1 4m-1
…
nm-1
MARm-1
高速缓冲存储器：存在于主存与CPU之间的一级存储器，由静态存储芯
片(SRAM)组成，容量比较小但速度比主存高很多， 接近于CPU的速度。
Cache 的 功 能：存放那些近期需要运行的指令与数据。
目
的：提高CPU对存储器的访问速度。
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第三章 存储系统
解决频带平衡的三种方法：
❖ 多个存储器并行工作，并用并行访问和交叉访问等方法； ❖ 设置各种缓冲存储器； ❖ 采用Cache存储系统。
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第三章 存储系统
1、多体并行访问存储器
多体主存储器结构：
W
数据总线
数据寄存器 （MDR）
四个存储体
W1 m1
计算机系统结构
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第三章 存储系统
一、存储系统概述
1、存储系统的形成
主存
指
读
写
令
缓
缓
缓
存
存
存
C器PU 器
器
CPU
I/O 部
…件
I/O 部
…件
以存储器为中心的计算机结构
计算机系统结构
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第三章 存储系统
2、存储系统的层次结构 计算机存储系统三个基本参数：
❖ 存储容量S 以字节数表示，单位为B、KB、MB、GB、TB等。 ❖ 存储器速度T 存储器访问周期，与命中率有关。 ❖ 存储器价格C 表示单位容量的平均价值单位为＄C/bit或＄C/KB。
计算机系统结构
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第三章 存储系统
速
通用寄存器M1
度
提
高速缓冲存储器M2
存储器管理部件
主存与cache地址的映像和转换 替换方法
CPU
MMU
D或 I
Cache