十六位硬件乘法器电路设计报告
全CPLAs16＊16位快速乘法器的设计
全CPLAs16＊16位快速乘法器的设计
杨庆生
【期刊名称】《计算机学报》
【年(卷),期】1990(013)009
【摘要】本文给出了一个16×16位快速补码乘法器的设计方案。
这个乘法器中的部份积采用SD数表示形式和SD数的加法算法;部件全部采用高速、低功耗的CPLA作为基本元件、并给出了由CPLA构成的全并行加法器T.P.A.的逻辑设计;结构上采用由T.P.A.组成的加法二叉树。
这类乘法器的一次乘法时间是比例于
log_2n,是O(log_2n)级乘法器,它的一次乘法时间可期望在120ns以下。
【总页数】7页(P692-698)
【作者】杨庆生
【作者单位】无
【正文语种】中文
【中图分类】TP332.22
【相关文献】
1.基于FPGA的16位乘法器设计与实现 [J], 何坚;陈志华
2.基于FPGA的16位乘法器设计与实现 [J], 何坚;陈志华
3.基于CSD编码的16位并行乘法器的设计 [J], 王瑞光;田利波
4.基于FPGA的16位乘法器芯片的设计 [J], 王荣海;赵丽梅
5.16*16位Wallace乘法器测试激励文件设计 [J], 刘贝尔
因版权原因，仅展示原文概要，查看原文内容请购买。
16位(8x8)硬件乘法器设计报告
EDA课程设计16位（8x8）硬件乘法器设计学校：华侨大学学院：信息与工程学院班级：10集成姓名：项传煜学号：1015251031老师：凌朝东目录摘要一．设计要求二．正文2.1. 系统设计2.1.1 系统设计方案 (3)2.1.2 系统设计原理 (4)2.2. 各子模块设计2.2.1 十进制加计数器设计 (5)2.2.2 BCD码转二进制码BCD_B的设计 (5)2.2.3 8位移位寄存器reg_8的设计 (6)2.2.4 8位加法器adder_8的设计 (7)2.2.5 1位乘法器multi_1的设计 (7)2.2.6 16位移位寄存器reg_16的设计 (8)2.2.7 16位二进制转BCD码B_BCD的设计 (9)2.3. 软件设计2.3.1 设计平台和开发工具 (10)2.3.2 程序流程方框图 (10)2.3.3 实现功能 (11)2.3.4 8位乘法器的顶层设计 (11)2.4. 系统测试2.4.1 乘法器使用 (13)2.4.2 仪器设备 (13)2.4.3 测试数据 (14)2.5. 结论 (14)三．测试结果仿真图 (14)四．参考文献 (15)五．附录：设计说明书及使用说明书 (15)摘要本设计通过对一个8×8的二进制乘法器的设计，学习利用VHDL语言来描述简单的算法，掌握利用移位相加方法实现乘法运算的基本原理。
在此次设计中该乘法器是由十进制计数器，BCD码（输入）转二进制码，8位寄存器，8位加法器，16位寄存器，8x1乘法器，二进制码转BCD码（输出显示）7个模块构成的以时序方式设计的8位乘法器，采用逐项移位相加的方法来实现相乘。
设计中乘数，被乘数的十位和个位分别采用cnt10（十进制加法器）来输入，经拼接符“&”拼接成8位BCD码，再由BCD_B（BCD码转二进制码）转化成二进制码后计算，计算结果由B_BCD(二进制转BCD码)转化成BCD码输入到数码管中显示。
×16位移位相加乘法器设计
16×16位移位相加乘法器设计(总40页)-CAL-FENGHAI.-(YICAI)-Company One1-CAL-本页仅作为文档封面，使用请直接删除本科学生毕业论文 2012年 6 月 13日论文题目： 16×16位移位相加乘法器设计 学院： 电子工程学院 年 级：2009级 专 业：集成电路设计与集成系统 姓 名：于昊 学 号：指导教师： 曹贝摘要随着集成电路设计技术的不断进步，乘法器的芯片设计实现的研究与应用越来越广泛，对乘法器进行ASIC芯片设计，具有设计实现过程简单、所用到的EDA工具完善而且成熟、硬件开销小、易于在VLSI电路或系统级芯片中集成。
通常，数字电路设计的流程对于芯片的实现而言，需要RTL级的HDL描述，并要对各层次的设计进行功能仿真验证，在验证电路能按预期设计功能工作后，即可对RTL级的HDL描述进行综合、优化，形成门级网表。
整个设计流程可称为数字电路的前端设计。
本课题基于移位相加算法的研究，设计16位移位相加乘法器，并在功能仿真通过后，将所设计的Verilog RTL级代码进行综合，采用Synopsys公司Design Compiler EDA工具进行电路综合，获得16位移位相加乘法器的门级网表与电路实现。
关键词数字电路设计；移位相加乘法器；综合；AbstractAbstract abstract abstract abstract abstract abstract abstract abstract abstract abstract abstract abstract abstract abstract abstract abstract abstract abstract abstract abstract abstract abstract abstract abstract abstract abstract abstract abstract abstract abstract abstract abstract abstract.(英文摘要内容必须与中文摘要完全对应。
16-16位Wallace乘法器测试激励文件设计
16*16位Wallace乘法器测试激励文件设计摘要课题首先要深入分析和掌握Wallace加法树的基本原理，Wallace树是对部分积规约，减小乘法器关键路径时延的一种算法。
设计的思想是为了加快乘法器的运行速度并减少芯片面积开销，采用阵列累加原理实现乘法运算。
本课题设计采用加法器阵列结构来完成部分积相加的，相加的研究和应用方法有多种，本课题基于Wallace加法树结构，并在Wallace加法树算法的基础上进行基于Wallace加法树的16位乘法器的Verilog设计与实现。
功能验证通过后，采用Synopsys公司EDA综合工具Design Compiler进行设计综合。
在此过程中，首先要对工具应用进行综合脚本文件的编写。
然后采用脚本文件对RTL代码进行设计综合，得到门级网表与电路实现。
关键词乘法器；Wallace加法树；Verilog硬件描述语言在乘法器的计算过程中，一般是通过减少部分积的总数，来减少部分积相加的次数，从而来提高计算的速度。
而对于Wallace Tree算法则是通过改进部分积累加的方式以减少部分积累加所需的时间，从而来加快运算的速度。
Wallace树算法的基本思想是通过3-2编码器来减少累加过程中所需要的时间。
加法器中的时延问题主要是出现在进位的过程中所花费大量的时间，如果我们单纯的使用串行的方式，逐级相加，那么所花费的时间也是很长的。
对于一个N比特的被乘数和一个N比特的乘数相乘的算法如下图所示：Y=Yn-1 Yn-2.....................Y2 Y1 Y0 被乘数X=Xn-1 Xn-2.....................X2 X1 X0 乘数一般来说：Y=Yn-1Yn-2....................... Y2Y1Y0X=Xn-1Xn-2 (X2X1X0)2Yn-1X0 Yn-2X0 Yn-3X0 ……Y1X0 Y0X0Yn-1X1 Yn-2X1 Yn-3X1 ……Y1X1 Y0X1Yn-1X2 Yn-2X2 Yn-3X2 ……Y1X2 Y0X2… … … ……. …. …. …. ….Yn-1Xn-2 Yn-2X0 n-2 Yn-3X n-2 ……Y1Xn-2 Y0Xn-2Yn-1Xn-1 Yn-2X0n-1 Yn-3Xn-1 ……Y1Xn-1 Y0Xn-1 ----------------------------------------------------------------------------------------------------------------P2n-1 P2n-2 P2n-3 P2 P1 P0例如：1101 4-bits1101 4-bits110100001101110110010101“与”门被用来产生部分乘积，如果被乘数是N比特，乘数是M比特，那么就会产生N*M个部分积，然而在不同结构和类型的乘法器当中，部分乘积的产生方式是不同的。
kk16位硬件乘法器
十六位硬件乘法器一、摘要1、设计要求：位宽十六，输入2个两位十进制相乘，能在数码管上显示积的信息！2、原理说明：十六位硬件乘法器可以分解为由2个8位2进制相乘得到，但要求输入十进制，故可用8421BCD码将2位十进制译成8位2进制即可，本次课设使用的是移位相加法来实现乘法！3、开发板使用说明：sw1到sw8开关是数据输入按键，即一次可同时输入八位数据，对于运算y=a*b,由于加入了辅助程序，总共要输入2次，每次输入的数据分别代表a转换为2进制的八位数，b转换成2进制的八位数，。
每按一次按键s3，即输入当前所设定的八位数据一次，,在数据输入完成后，按s2，进行运算，并由数码管输出用十进制表示的结果。
二、正文1、系统设计方案提出由于是2位的十进制，输入的数据不是很大，转换为二进制也是8位，故想到使用移位相加的方法来实现乘法的功能，同时移位相加是最节省资源的一种方法，其思路是乘法通过逐项移位相加来实现，根据乘数的每一位是否为1，若为1将被乘数移位相加，比较简单，适合本次课程设计。
2，电路划分，电路主要由3部分组成，第一部分是将输入的十进制译成2进制，第二部分是乘法器部分，第三部分是将得到的16位二进制结果译为十进制！第一部分LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY chengshu ISPORT (a: IN STD_LOGIC_VECTOR(3 DOWNTO 0);cq : OUT STD_LOGIC_VECTOR(7 DOWNTO 0) );END chengshu;ARCHITECTURE behav OF chengshu ISBEGINprocess(a)begincase a iswhen "0000" => cq<="00000000";when "0001" => cq<="00001010";when "0010" => cq<="00010100";when "0011" => cq<="00011110";when "0100" => cq<="00101000";when "0101" => cq<="00110010";when "0110" => cq<="00111100";when "0111" => cq<="01000110";when "1000" => cq<="01010000";when "1001" => cq<="01011010";when others =>null;end case ;end process;end ARCHITECTURE behav;library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity add8 isport(a:in std_logic_vector(7 downto 0);b:in std_logic_vector(3 downto 0);qout:out std_logic_vector(7 downto 0));end add8;architecture ab of add8 issignal tmp1,tmp2,tmp:std_logic_vector(8 downto 0); begintmp1<='0'&a;tmp2<="00000"&b;tmp<=tmp1+tmp2;qout<=tmp(7 downto 0);end ab;第二部分：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity cheng isport ( start : in std_logic;a : in std_logic_vector(7 downto 0);b : in std_logic_vector(7 downto 0);y : out std_logic_vector(15 downto 0)); end cheng;architecture behav of cheng issignal ql : std_logic_vector(7 downto 0);signal qz : std_logic_vector(7 downto 0);signal qy : std_logic_vector(15 downto 0);beginprocess(a,ql,qz,qy,b,start)variable q0 : std_logic_vector(15 downto 0); variable q1 : std_logic_vector(15 downto 0); variable q2 : std_logic_vector(15 downto 0); variable q3 : std_logic_vector(15 downto 0); variable q4 : std_logic_vector(15 downto 0); variable q5 : std_logic_vector(15 downto 0); variable q6 : std_logic_vector(15 downto 0); variable q7 : std_logic_vector(15 downto 0); variable q8 : std_logic_vector(15 downto 0); beginql<=a;qz<=b;q8:="0000000000000000";q7:="00000000"&ql;q0:="00000000"&ql;q7:=q7+q7;q1:=q7;q7:=q7+q7;q2:=q7;q7:=q7+q7;q3:=q7;q7:=q7+q7;q4:=q7;q7:=q7+q7;q5:=q7;q7:=q7+q7;q6:=q7;q7:=q7+q7;if start='1' thenif qz(0)='1' then q8:=q8+q0;end if;if qz(1)='1' then q8:=q8+q1;end if;if qz(2)='1' then q8:=q8+q2;end if;if qz(3)='1' then q8:=q8+q3;end if;if qz(4)='1' then q8:=q8+q4;end if;if qz(5)='1' then q8:=q8+q5;end if;if qz(6)='1' then q8:=q8+q6;end if;if qz(7)='1' then q8:=q8+q7;end if;end if;qy<=q8;end process;y<=qy;end behav;第三部分IBRARY ieee;USE ieee.std_logic_1164.all;USE ieee.std_logic_unsigned.all;USE ieee.std_logic_arith.all;ENTITY jian ISport( a: in std_logic_vector(15 downto 0) ;cnt : OUT std_logic_vector(15 downto 0) ;qout: OUT std_logic_vector(3 downto 0) );END ;ARCHITECTURE hdlarch OF jian ISBEGINprocess(a)beginif a>8999 then cnt<=a-9000;qout<="1001";elsif a>7999 then cnt<=a-8000;qout<="1000";elsif a>6999 then cnt<=a-7000;qout<="0111";elsif a>5999 then cnt<=a-6000;qout<="0110";elsif a>4999 then cnt<=a-5000;qout<="0101";elsif a>3999 then cnt<=a-4000;qout<="0100";elsif a>2999 then cnt<=a-3000;qout<="0011";elsif a>1999 then cnt<=a-2000;qout<="0010";elsif a>999 then cnt<=a-1000;qout<="0001";else cnt<=a ;qout<="0000";end if;end process;end hdlarch;LIBRARY ieee;USE ieee.std_logic_1164.all;USE ieee.std_logic_unsigned.all;USE ieee.std_logic_arith.all;ENTITY jian1 ISport( a: in std_logic_vector(15 downto 0) ;cnt : OUT std_logic_vector(15 downto 0) ;qout: OUT std_logic_vector(3 downto 0) );END ;ARCHITECTURE hdlarch OF jian1 ISBEGINprocess(a)beginif a>899 then cnt<=a-900;qout<="1001";elsif a>799 then cnt<=a-800;qout<="1000";elsif a>699 then cnt<=a-700;qout<="0111";elsif a>599 then cnt<=a-600;qout<="0110";elsif a>499 then cnt<=a-500;qout<="0101";elsif a>399 then cnt<=a-400;qout<="0100";elsif a>299 then cnt<=a-300;qout<="0011";elsif a>199 then cnt<=a-200;qout<="0010";elsif a>99 then cnt<=a-100;qout<="0001";else cnt<=a ;qout<="0000";end if;end process;end hdlarch;LIBRARY ieee;USE ieee.std_logic_1164.all;USE ieee.std_logic_unsigned.all;USE ieee.std_logic_arith.all;ENTITY jian2 ISport( a: in std_logic_vector(15 downto 0) ;cnt : OUT std_logic_vector(15 downto 0) ;qout: OUT std_logic_vector(3 downto 0) );END ;ARCHITECTURE hdlarch OF jian2 ISBEGINprocess(a)beginif a>89 then cnt<=a-90;qout<="1001";elsif a>79 then cnt<=a-80;qout<="1000";elsif a>69 then cnt<=a-70;qout<="0111";elsif a>59 then cnt<=a-60;qout<="0110";elsif a>49 then cnt<=a-50;qout<="0101";elsif a>39 then cnt<=a-40;qout<="0100";elsif a>29 then cnt<=a-30;qout<="0011";elsif a>19 then cnt<=a-20;qout<="0010";elsif a>9 then cnt<=a-10;qout<="0001";else cnt<=a ;qout<="0000";end if;end process;end hdlarch;但是由于2个8位2进制在开发板上不好输入和最后的16位不好译成十进制，故加入几段辅助程序减少其输入次数！library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity test_in isport(test_in: in std_logic_vector(7 downto 0);test_out_ah: out std_logic_vector(3 downto 0);test_out_al: out std_logic_vector(3 downto 0);test_out_bh: out std_logic_vector(3 downto 0);test_out_bl: out std_logic_vector(3 downto 0);clk: in std_logic;led: out std_logic);end entity;architecture one of test_in issignal test_temp: std_logic_vector(7 downto 0);signal cnt: std_logic;begin--process(clk)--begin--if(clk'event and clk='1')then--led<='1';--else--led<='0';--end if;--end process;process(clk)beginif(clk'event and clk='0')thencnt<=not cnt;test_temp<=test_in;end if;end process;process(cnt)begin--if(clk'event and clk='0')thenif(cnt='1')thentest_out_ah<=test_temp(7 downto 4);test_out_al<=test_temp(3 downto 0);elsetest_out_bh<=test_temp(7 downto 4);test_out_bl<=test_temp(3 downto 0);end if;--end if;end process;end architecture;library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity de_shake isport(key_in: in std_logic;key_out: out std_logic;clk_1_2hz: in std_logic);end entity;architecture one of de_shake issignal a,b,c: std_logic;beginprocess(clk_1_2hz)variable key_out_temp: std_logic;beginif(clk_1_2hz'event and clk_1_2hz='1')thena<= key_in;b<=a;c<=b;key_out_temp:=(a and b and c );end if;key_out<=key_out_temp;end process;end architecture;library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity fre_deshake isport(clk_50m: in std_logic;clk_deshake: out std_logic;clk_50: out std_logic);end entity;architecture one of fre_deshake issignal clk_temp: std_logic_vector(20 downto 0); beginclk_50<=clk_50m;process(clk_50m)beginif(clk_50m'event and clk_50m='1')thenclk_temp<=clk_temp+1;end if;end process;clk_deshake<=clk_temp(20);--clk_deshake(1)<=clk_temp(20);end architecture;library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity decode isport(clk_50M: in std_logic;input4: in std_logic_vector(3 downto 0);input3: in std_logic_vector(3 downto 0);input2: in std_logic_vector(3 downto 0);input1: in std_logic_vector(3 downto 0);output: out std_logic_vector(7 downto 0);address: out std_logic_vector(7 downto 0));end entity;architecture one of decode issignal div_clk: std_logic_vector(18 downto 0);signal mode: std_logic_vector(7 downto 0);signal data: std_logic_vector(3 downto 0);begindivclk:process(clk_50M)beginif(clk_50M'event and clk_50M='1')thendiv_clk<=div_clk+1;end if;end process;de_code_01: process(clk_50M,div_clk(18 downto 16))beginif(clk_50M'event and clk_50M='1')thencase div_clk(18 downto 16) iswhen "000"=>mode<="01111111";when "001"=>mode<="10111111";when "010"=>mode<="11011111";when "011"=>mode<="11101111";--when "100"=>--mode<="11110111";--when "101"=>--mode<="11111011";--when "110"=>--mode<="11111101";--when "111"=>--mode<="11111110";when others=>mode<="11111111";end case;end if;end process;de_code_02: process(mode)beginaddress <= mode;case mode iswhen "01111111"=>data<=input4;when "10111111"=>data<=input3;when "11011111"=>data<=input2;when "11101111"=>data<=input1;--when "11110111"=>--data<=input(15 downto 12);--when "11111011"=>--data<=input(11 downto 8);--when "11111101" =>--data<=input(7 downto 4);--when "11111110"=>--data<=input(3 downto 0);when others=>null;end case;end process;decode_03: process(data)begincase data iswhen "0000"=>output<="11000000";when "0001"=>output<="11111001";when"0010"=>output<="10100100";when"0011"=>output<="10110000";when"0100"=>output<="10011001";when"0101"=>output<="10010010";when"0110"=>output<="10000010";when"0111"=>output<="11111000";when"1000"=>output<="10000000";when"1001"=>output<="10010000";--when"1010"=>--output<="10001000";--when"1011"=>--output<="10000011";--when"1100"=>--output<="11000110";--when"1101"=>--output<="10100011";--when"1110"=>--output<="10000110";when others=>output<="10001110";end case;end process;end architecture;第二种方案（无硬件测试）library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity mult16_16 isport(clk: in std_logic;start: in std_logic;ina: in std_logic_vector(15 downto 0);inb: in std_logic_vector(15 downto 0);sout: out std_logic_vector(31 downto 0));end entity;architecture one of mult16_16 issignal cout1: std_logic_vector(19 downto 0);signal cout2: std_logic_vector(23 downto 0);signal cout3: std_logic_vector(27 downto 0);signal cout4: std_logic_vector(31 downto 0);signal a4b1: std_logic_vector(19 downto 0);signal a3b1: std_logic_vector(19 downto 0);signal a2b1: std_logic_vector(19 downto 0);signal a1b1: std_logic_vector(19 downto 0);signal a4b2: std_logic_vector(23 downto 0);signal a3b2: std_logic_vector(23 downto 0);signal a2b2: std_logic_vector(23 downto 0);signal a1b2: std_logic_vector(23 downto 0);signal a4b3: std_logic_vector(27 downto 0);signal a3b3: std_logic_vector(27 downto 0);signal a2b3: std_logic_vector(27 downto 0);signal a1b3: std_logic_vector(27 downto 0);signal a4b4: std_logic_vector(31 downto 0);signal a3b4: std_logic_vector(31 downto 0);signal a2b4: std_logic_vector(31 downto 0);signal a1b4: std_logic_vector(31 downto 0);beginprocess(clk)beginif(clk'event and clk='1')thena4b1<=((ina(15 downto 12)*inb(3 downto 0))&"000000000000");a3b1<=("0000"&(ina(11 downto 8)*inb(3 downto 0))&"00000000");a2b1<=("00000000"&(ina(7 downto 4)*inb(3 downto 0))&"0000");a1b1<=("000000000000"&(ina(3 downto 0)*inb(3 downto 0)));a4b2<=((ina(15 downto 12)*inb(7 downto 4))&"0000000000000000");a3b2<=("0000"&(ina(11 downto 8)*inb(7 downto 4))&"000000000000");a2b2<=("00000000"&(ina(7 downto 4)*inb(7 downto 4))&"00000000");a1b2<=("000000000000"&(ina(3 downto 0)*inb(7 downto 4))&"0000");a4b3<=((ina(15 downto 12)*inb(11 downto 8))&"00000000000000000000");a3b3<=("0000"&(ina(11 downto 8)*inb(11 downto 8))&"0000000000000000");a2b3<=("00000000"&(ina(7 downto 4)*inb(11 downto8))&"000000000000");a1b3<=("000000000000"&(ina(3 downto 0)*inb(11 downto 8))&"00000000");a4b4<=((ina(15 downto 12)*inb(15 downto 12))&"000000000000000000000000");a3b4<=("0000"&(ina(11 downto 8)*inb(15 downto 12))&"00000000000000000000");a2b4<=("00000000"&(ina(7 downto 4)*inb(15 downto 12))&"0000000000000000");a1b4<=("000000000000"&(ina(3 downto 0)*inb(15 downto 12))&"000000000000");end if;end process;process(clk)beginif(clk'event and clk='1')thencout1<=a4b1+a3b1+a2b1+a1b1;cout2<=a4b2+a3b2+a2b2+a1b2;cout3<=a4b3+a3b3+a2b3+a1b3;cout4<=a4b4+a3b4+a2b4+a1b4;end if;end process;process(clk,start)beginif(start='1')thensout<="00000000000000000000000000000000";elsesout<=("000000000000"&cout1)+("00000000"&cout2)+("0000"&cout3)+cout4;end if;end process;end architecture;仿真结果三，参考文献资料，EDA技术和VHDL，和同学一起讨论！四，仿真结果，随便输入几个数字后，进行仿真，结果正确，但只能用16进制看结果，因为是译成8421BCD码，是一位十进制数对应4位2进制，最终的结果范围是0~9801，需要16位2进制来对应！五，硬件测试在硬件上进行测试，结果正确！六，实验总结这次课设让我学会了很多东西，刚开始的时候对很多东西不是很理解，后来请教同学，查资料，虽然有些的程序不是自己写的，但跟同学讨论，请教，大概也懂得的那些程序是干什么用的，在最后测试的时候，在仿真阶段，刚开始一直仿真不对，以为是程序错误，但检验后程序并没有错误，由于是8421BCD码故应该用十六进制进行仿真。
基于FPGA的16位乘法器的实现
目录引言....................................................................................................................................... - 1 - 摘要....................................................................................................................................... - 2 -一、乘法器概述....................................................................................................................... - 3 -1.1 EDA技术的概念........................................................................................................ - 3 -1.2 EDA技术的特点........................................................................................................ - 3 -1.3 EDA设计流程............................................................................................................ - 5 -1.4硬件描述语言（Verilog HDL）................................................................................ - 5 -二、16位乘法器的设计要求与设计思路.............................................................................. - 6 -2.2 设计要求.................................................................................................................... - 6 -三、16位乘法器的总体框图.................................................................................................. - 6 -四、16位乘法器的综合设计.................................................................................................. - 7 -4.1 16位乘法器功能........................................................................................................ - 7 -4.2 16位乘法器设计思路................................................................................................ - 8 -4.3 基于Verilog HDL 硬件语言的乘法器设计 ............................................................ - 8 -（1）输入模块......................................................................................................... - 8 -（2）乘法模块......................................................................................................... - 9 -五、总体调试与仿真结果..................................................................................................... - 10 -5.1乘法器的RTL Viewer .......................................................................................... - 10 -5.2 16位乘法器的系统程序：....................................................................................... - 11 -5.3计算结果仿真结果................................................................................................... - 12 -5.3.1仿真测试程序（a=6，b=10）.............................................................................. - 12 - 总结......................................................................................................................................... - 16 - 参考文献................................................................................................................................. - 16 -引言随着微电子技术的飞速发展，集成电路工艺进入深亚微米阶段，特征尺寸变得越来越小。
乘法器(EDA)
基于FPGA的乘法器设计课程设计报告题目名称：基于FPGA的乘法器设计学生姓名：**学号： **********专业年级：电子信息工程2011级指导教师：***时间： 2014.1.5基于FPGA的乘法器设计一、设计任务与要求：1）有输入端口“读入”接收读入指示信号；“读入”信号为“1”时开始读数，信号为“0”时停止读数；2）乘数为位宽16bit的二进制有符号数；3）两个16bit乘数先后经1bit位宽端口串行输入系统；4）两个乘数的16bit均输入完成后送交后续模块做乘法运算；5）乘法运算部分要求利用流水线架构实现；乘法结果保留24bit；6）结果输出时，有指定管脚给出指示信号；7）有“同步复位”端口（1bit），此端口输入“1”后，整个系统强制回归到初始状态；二、方案设计与论证：2.1组合电路乘法器组合电路乘法器采用了很多的寄存器和加法器进行运算，占用了很大的资源，稳定性也比较低，思路复杂难与设计。
2.2基于时序电路的位移相加型16位硬件乘法器基于时序电路的位移相加型16位硬件乘法器从工程实际设计上来说，它往往会利用时序逻辑设计的方法来实现，属于时序逻辑范畴。
其思路清析，好理解，稳定性较高，具有很好的工程实际性，因此选用本方案。
三、基于时序电路的位移相加型16位硬件乘法器基本原理：该乘法器是由16位加法器构成的以时序方式设计的16位乘法器。
其乘法原理是：乘法通过逐项移位相加原理来实现，从被乘数的最低位开始，若为1，则乘数左移后与上一次的和相加；若为0，左移后以全零相加，直至被乘数的最高位。
从图10-2的逻辑图及其乘法操作时序图图1（示例中的相乘数为C6H和FDH ）上可以清楚地看出此乘法器的工作原理。
图2中，START信号的上跳沿及其高电平有两个功能，即32位寄存器清零和被乘数A[15..0]向移位寄存器SREG16B加载；它的低电平则作为乘法使能信号。
CLK为乘法时钟信号。
当被乘数被加载于16位右移寄存器SREG16B后，随着每一时钟节拍，最低位在前，由低位至高位逐位移出。
16乘16乘法器电路
摘要随着现代数字技术的高速发展，乘法器在高速实时信号处理中特别是在数字信号处理和数字图像处理系统中起到了重要的作用。
乘法器已经是现代计算机中必不可少的一部分。
随着乘数和被乘数位数的增加，乘法器电路中的加法器位树也要相应的增加。
通过研究CLA电路的特性，也可以在乘法器中开发出更快的加法阵列。
纯组合逻辑构成的乘法器虽然工作速度比较快，但过于占用硬件资源，难以实现宽位乘法器。
这里介绍由十六位加法器构成的以时序逻辑方式设计的十六位乘法器，具有一定的实用价值，而且由FPGA\CPLD构成实验系统后，可以很容易的用ASIC大型集成芯片来完成，性价比高，可操作性强。
其运算速度是决定逻辑运算单元(ALU)工作频率的关键，并在很大程度上决定了系统的性能。
由于DSP芯片是串行执行，速度慢、功耗大，所以现在高速实时信号处理中一般采用FPGA\CPLD来进行并行处理。
现在很多系统设计中，要求速度越来越快，功耗越来越小，因此研究高速低功率的乘法器相当重要。
在此次课设中我将在modelsim的环境下完成十六位的乘法器的设计。
关键词FPGA；加法器；Modelsim；锁存器,；移位寄存器目录引言 (1)1总体电路结构设计 (2)1.1电路功能与性能 (2)1.2关键功能电路设计 (3)1.3电路接口 (3)1.4电路功能框图 (5)1.5验证方案 (6)2模块的设计 (7)2.1 输入信号处理模块设计 (8)2.2 16位移位寄存器模块 (9)2.3 16位计数器模块 (9)2.4 输出信号处理模块 (10)3 设计仿真与测试 (12)3.1仿真与测试的功能列表 (12)3.2 仿真平台构建和仿真结果 (12)3.2.1 顶层仿真平台与激励..................... 错误！未定义书签。
3.2.2 电路功能仿真结果....................... 错误！未定义书签。
3.2.3 电路后仿真结果......................... 错误！未定义书签。
EDA课程设计十六位乘加器华侨大学
EDA实验报告十六位硬件乘加器电路学号 1215102057姓名张凌枫班级 12电子信息工程A华侨大学电子工程系1、题目名称：十六位硬件乘加器电路2、摘要：采用流水线方式来实现对8个16位数据进行乘法和加法运算（yout=a0⨯b0+a1⨯b1+a2⨯b2+a3⨯b3），使用乘法器lpm_mult2、16位加法器ADDER16B、计数器cnt16以及锁存器en_dff四个模块。
当clock 出现上升沿时，对输入端输入的两个数dataa、datab进行乘法运算。
将结果输入锁存器中，锁存上一阶段计算得到的值， 16位加法器ADDER16B将锁存器锁存的上一阶段的值与进行完乘法计算得到的值dataa*datab加起来，并输出结果。
计数器cnt16用于区分四组乘加所得数，当有一个上升沿脉冲送入cnt16时，若计数不到5，则进行计数+1，若计数达到5，COUT输出进位信号到锁存器en_dff的reset 端口，将锁存器复位清零，重新进行计数。
此设计经过仿真与硬件测试检验后证实可行。
3、目录4.1系统设计 (4)4.1.1设计要求4.1.2系统设计方案（1）系统设计思路（2）总体方案的论证与比较（3）各功能块的划分与组成（4）系统的工作原理4.2单元电路设计 (6)4.2.1各单元电路的工作原理4.2.2各单元电路电路分析与设计4.3软件设计 (12)4.3.1软件设计平台、开发工具和实现方法4.3.2程序的流程方框图4.3.3实现的功能、程序清单4.4系统测试 (16)4.4.1系统的性能指标4.4.2功能的测试方法、步骤4.4.3仪器设备名称、型号4.4.4测试数据、图表4.5结论 (19)4.5.1对测试结果和数据的分析和计算4.5.2对于此设计的评价4、正文4.1系统设计4.1.1设计要求设计要求：位宽16位；能对8个16位数据进行乘法和加法运算（yout=a0⨯b0+a1⨯b1+a2⨯b2+a3⨯b3）,并行、串行或流水线方式。
16乘16点阵电路设计
指示灯电路
为了显示产品是否工作，在系统中增加了电源指示灯，发光 二极管正常工作时候，流过二极管的电流只有5~10MA左右。 就可以，在电路中采用绿色LED指示灯,所以电流可取8MA左 右的电流值，通过计算LED的限流电阻阻值在560Ω左右。当 系统得到工作电压的时候，复位电路工作在上电自动复位状 态，通过外部复位电路的电容充电来实现，只要Vcc的上升 时间不超过1ms就可以实现自动上电复位功能。在本系统中， 采用10uF的电容和10kΩ的电阻来实现复位电路。当系统出 错时，直接按开关实现模拟系统上电复位的功能，从而实现 系统重新复位启动。
逻辑图
3、74ls154译码器电路
74154这种单片4 线—16 线译码器非常适合用于 高 性能存储器的译码器。当 两个选通输入G1 和G2 为 低时, 它可将4 个二进制编 码的输入译成16 个互相独 立的输出之一。实现解调 功能的办法是：用4 个输 入线写出输出线的地址， 使得在一个选通输入为低 时数据通过另一个选通输 入。当任何一个选通输入 是高时，所有输出都为高。
外部供电电源电路
三端集成稳压管7805电路内部有过流、过热及调整管的保护电路，使 用起来可靠、方便，而且价格便宜。因为三端固定集成稳压电路的使用 方便，电子制作中经常采用，可以用来改装 注意三端集成稳压电路的输 入、输出和接地端绝不能接错，不然容易烧坏。一般 三端集成稳压电路 的最小输入、输出电压差约为2V，否则不能输出稳定的电压，一般应使 电压差保持在4-5V在实际应用中， 应在三端集成稳压电路上安装足够大 的散热器 （当然小功率的条件下不用）。当稳压管温度过高时，稳压性 能将变差，甚至损坏。
1、8X8点阵简介
8x8LED点阵的外观及引脚图如图11所示。8x8LED点阵显示器有两种 接法，即共阳极和共阴极接法。共 阳极接法的等效电路图1-2所示。 图中每一行发光二极管的阳极接在 一起，有一个引出端DC，每一列 发光二极管的阴极接在一起，有一 个引出端DR。当给发光二极管阳 极引出端加高电平，给阴极发光二 极管引出端加低电平，其对应的发 光二极管点亮。如图中只要各LED 处于正偏（DC方向为1，DR方向为 0），则对应的LED发光。
实验一：十六位数据总线实验
十六位机运算器实验一、实验目的1. 熟悉Dais-CMX16+达爱思教仪的各部分功能和使用方法。
2. 掌握十六位机字与字节运算的数据传输格式，验证运算功能发生器及进位控制的组合功能。
了解运算器的工作原理。
3. 完成算术、逻辑、移位运算实验，熟悉ALU运算控制位的运用。
二、实验仪器Dais-CMX16+达爱思教仪三、实验原理实验中所用的运算器数据通路如图1-1所示。
ALU运算器由CPLD描述。
运算器的输出经过2片74LS245三态门与数据总线相连，2个运算寄存器AX、BX的数据输入端分别由4个74LS574锁存器锁存，锁存器的输入端与数据总线相连，准双向I/O输入输出端口用来给出参与运算的数据，经2片74LS245三态门与数据总线相连。
图1-1运算器数据通路图1-1中，AXW、BXW在“搭接态”由实验连接对应的二进制开关控制，“0”有效，通过【单拍】按钮产生的负脉冲把总线上的数据打入，实现AXW、BXW写入操作。
四、运算器功能编码表1-1 ALU运算器编码表算术运算逻辑运算表1-2移位编码表五、实验连线将实验系统设置为手动/搭接状态，K23~K0置“1”，灭M23~M0控位显示灯。
然后按下表要求“搭接”部件控制电路。
六、实验步骤 （一）算术运算1. 字算术运算 (1) 字写操作W XP OP=000BXW(M18)=1 按【单拍】按钮BXW(M18)=0 按【单拍】按钮(2) 字读操作(3) 字加法与减法运算(不带进位加、不带错位减)令M S2 S1 S0（K15 K13~K11）=0100，FUN 及总线单元显示AX+BX 的结果。
令M S2 S1 S0（K15 K13~K11）=0101，FUN 及总线单元显示AX －BX 的结果。
2. 字节算术运算(1) 偶字节写（置数操作）通过I/O 单元“S15~S0”开关向累加器AL 和暂存器BL 置数，具体操作步骤如下：(2) 偶字节读操作（运算寄存器AL 和BL 内容送总线）关闭AL 、BL 写使能，令AXW(M18)=BXW(M17)=1，按下流程分别读AL 、BL 。
《乘法器设计报告》word版
有符号乘法器设计报告——VLSI课程设计2010年12月复旦大学专用集成电路与国家重点实验室第一章 设计要求完成16*16有符号乘法器的设计。
具体设计方案选择要求如下：1、 编码方式：non-booth 编码，Booth 编码，Booth2编码（任选一种）2、 拓扑结构：简单阵列，双阵列，二进制树，Wallace 树（任选一种）3、 加法器：Ripple Carry Adder ，Carry bypass ，Carry select ，Carrylook ahead （任选一种或采用混合方法）设计报告必须包含设计方案说明及选择该方案的理由、仿真和设计结构等。
第二章 设计分析在微控制器（MCU ）、微处理器（MPU ）、数字信号处理器（DSP ）、滤波器（FIR/IIR ）等各种电路中都会用到乘法器，乘法器是最基本、最重要的运算模块之一。
并且乘法器往往还是处在关键路径上，所以乘法器的性能就显得更加重要。
伴随着现在工艺水平的提高，模块的面积也随着减小，在一定程度下以面积为代价来追求性能的提升，这也是允许的。
本设计是以追求性能为设计目标的，采用全并行的乘法器电路，设计指标设为传播延时为5ns 。
第三章 乘法器原理分析乘法器通常有三种结构形式，全串行乘法器、串并行乘法器以及全并行乘法器。
全串行乘法器都可以是串行的，需要多个时钟周期，速度很慢；串并行乘法器的一个输入是并行的，另一输入是串行的，乘积串行输出；全并行乘法器，输入和输出都是并行的，电路较为复杂，但是速度极快。
本设计追求的就是速度，所以采用全并行乘法器机构。
16位有符号乘法器可以分为三个部分：根据输入的被乘数和乘数产生部分积、部分积压缩产生和和进位、将产生的和和进位相加。
这三个部分分别对应着编码方式、拓扑结构以及加法器。
3.1 编码方式本设计采用booth2编码。
Booth 算法的提出主要是为了解决有符号数乘法运算中的复杂的符号修正的问题，所以采用booth2编码对于补码表示的两数就不需要考虑符号的问题。
实验五、16位乘法器芯片设计
4
BJ-EPM240V2 学习板实验说明
else breg = bin; if(i==0) yout = 32'h00000000; if( (i<16) && areg[i]) yout[31:16] = yout[31:16]+breg; if(i==16)
begin
if(!rst_n)ຫໍສະໝຸດ beginareg <= 16'h0000;
breg <= 16'h0000;
done_r <= 1'b0;
yout_r <= 32'h00000000;
i <= 5'd0;
end else if(start)
//启动运算
begin
if(i < 5'd21) i <= i+1'b1; if(i == 5'd0) begin //锁存乘数、被乘数
//芯片输出标志信号。定义为 1 表示乘法运算完成.
reg[15:0] areg;//乘数 a 寄存器 reg[15:0] breg; //乘数 b 寄存器 reg[31:0] yout_r; //乘积寄存器
reg done_r;
reg[4:0] i;
//移位次数寄存器
always@(posedge clk)
信号无效。 start: 芯片使能信号。定义为 0 表示信号无效；定义为 1 表示芯片读入输
入管脚得乘数和被乘数，并将乘积复位清零。 ain:输入 a（被乘数），其数据位宽为 16bit. bin:输入 b（乘数），其数据位宽为 16bit.
十六位硬件乘法器 设计报告
课程名称电子设计自动化题目十六位乘法器院系班级信息学院09电子信息工程1班姓名崔钦婉学号**********指导老师凌朝东2011 年7 月6 日题目名称：十六位硬件乘法器电路摘要：设计一个16位硬件乘法器电路.要求2位十进制乘法，能用LED数码管同时显示乘数,被乘数和积的值.本设计利用Quartus II软件为设计平台,通过移位相加的乘法原理：即从被乘数的最低位开始，若为1，则乘数左移后与上一次的和相加；若为0，左移后以全零相加，直至被乘数的最高位。
经软件仿真和硬件测试验证后,以达到实验要求。
目录摘要 (2)1. 系统设计 (3)1.1设计要求 (3)1.2系统设计方案 (3)2. 单元电路设计 (5)3. 软件设计 (8)4. 系统测试 (9)结论 (9)参考文献 (9)附录 (10)1.系统设计1.1设计要求题目要求设计一个16位硬件乘法器电路.要求2位十进制乘法;能用LED数码管同时显示乘数,被乘数和积的信息.设置一个乘法使能端,控制乘法器的计算和输出.1.2系统设计方案此设计问题可分为乘数和被乘数输入控制模块,乘法模块和输出乘积显示模块基本分.乘数和被乘数的输入模块使输入的十进制数转化为二进制数输入乘法模块,乘法模块利用移位相加的方法将输入的两组二进制数进行相乘,并将16位乘积输出到乘积输出显示模块.显示模块将输入的二进制数按千,百,十,个位分别转化为十进制数输出.乘数和被乘数的输入可用数据开关K1~K10分别代表数字1,2,…,9,0,用编码器对数据开关K1~K10的电平信号进行编码后输入乘法器进行计算.但此方案所用硬件资源较多,输入繁琐,故不采取.方案二是利用硬件箱自带16进制码发生器,由对应的键控制输出4位2进制构成的1位16进制码,数的范围是0000~1111,即0H~FH.每按键一次,输出递增1,输出进入目标芯片的4位2进制数将显示在该键对应的数码管.乘数和被乘数的输入模块将16进制码的A~F码设计成输出为null.使得减少了无用码的输入.两数相乘的方法很多,可以用移位相加的方法,也可以将乘法器看成计数器,乘积的初始值为零,每一个时钟周期将乘数的值加到积上,同时乘数减一,这样反复执行,直到乘数为零.本设计利用移位相加的方法使得程序大大简化.系统总体电路组成原理图如下图所示：2.单元电路设计（1）乘数和被乘数的输入模块:可分为两部分:十位输入和个位输入;十位输入的4位16进制码转换为8位2进制码后输入乘数和被乘数组成模块利用’&’与个位输入的4位16进制数组合而成.模块图如下图所示：此功能模块的仿真图如下图所示：结果显示：当乘数十位（a1）输入4，个位（a0）输入7时，out1能输出4；当被乘数十位（b1）输入8，个位（b0）输入5时，out2能输出85。
16位乘法器
乘法器是众多数字系统中的基本模块。
从原理上说它属于组合逻辑范畴；但从工程实际设计上来说，它往往会利用时序逻辑设计的方法来实现，属于时序逻辑范畴。
通过这个实验使大家能够掌握利用FPGA/CPLD设计乘法器的思想，并且能够将我们设计的乘法器应用到实际工程中。
下面我们分别列举了十进制乘法运算和二进制乘法运算的例子。
下面这种计算乘法的方式是大家非常熟悉的：乘积项与乘数相应位对齐（即将乘积项左移），加法运算的数据宽度与被乘数的数据位宽相同。
下面例子中的被乘数和乘数都是无符号的整数，对于有符号数的乘法，可以将符号与数据绝对值分开处理，即绝对值相乘，符号异或。
乘法器的设计方法有两种：组合逻辑设计方法和时序逻辑设计方法。
采用组合逻辑设计方法，电路事先将所有的乘积项全部计算出来，最后加法运算。
采用时序逻辑设计方法，电路将部分已经得到的乘积结果右移，然后与乘积项相加并保存和值，反复迭代上述步骤直到计算出最终乘积。
在本次实验中我们就利用时序逻辑设计方法来设计一个16位乘法器，既然是利用时序逻辑设计方法那么我们就得利用时钟信号控制乘法器运算，那么这样用时序逻辑设计方法与用组合逻辑设计方法比较，它有什么好处呢？利用时序逻辑设计方法可以使整体设计具备流水线结构的特征，能适用在实际工程设计中。
IO口定义：clk：芯片的时钟信号。
rst_n:低电平复位、清零信号。
定义为0表示芯片复位；定义为1表示复位信号无效。
start: 芯片使能信号。
定义为0表示信号无效；定义为1表示芯片读入输入管脚得乘数和被乘数，并将乘积复位清零。
ain:输入a（被乘数），其数据位宽为16bit.bin:输入b（乘数），其数据位宽为16bit.yout:乘积输出，其数据位宽为32bit.done:芯片输出标志信号。
定义为1表示乘法运算完成，yout端口的数据稳定，得到最终的乘积；定义为0表示乘法运算未完成，yout端口的数据不稳定。
数据吞吐量的计算：数据吞吐量使指芯片在一定时钟频率条件下所能处理的有效数据量。
十六位运算器ALU实验报告
{t,F}=({1'b0,A}&{1'b0,B})+({1'b0,A}|({1'b0,~B}))+1; end
end
4'b1011 : begin if(M) {t,F}={1'b0,A}&{1'b0,B}; else begin if(Cn) {t,F}={1'b0,A}&{1'b0,B}-1; else {t,F}={1'b0,A}&{1'b0,B}; end end
学生实验报告
实验名称 用 Verilog HDL 语句实现 16 位运算器的功能 实验日期 2013 年 10 月 19 学号 2012551212 姓名 李超 班级 12 计算机科学与技术一班 一、实验目的与要求 1、了解运算器的组成结构； 2、掌握算术逻辑运算器的工作原理； 3、掌握简单运算器的数据传送通道 4、掌握用 Verilog HDL 实现 16 位简单运算器的设计 二、实验原理 74LS181 的逻辑功能表
parameter width=16; input [width-1:0] r; input [1:0]x; output [width-1:0] result;
output overflow,z,c,p,n; reg [width-1:0] a,b; reg [3:0]s; reg [1:0]sh; reg cn,m,ov; wire co1,co2,co3; wire [width-1:0]co,re1,re2; always@ (x or r) begin case(x)
16位乘法器芯片设计 3月9日
16位乘法器芯片设计1.方法乘法器的设计方法有两种：组合逻辑设计方法和时序逻辑设计方法。
采用组合逻辑设计方法，电路事先将所有的乘积项全部算出来，然后做加法运算。
采用时序逻辑设计方法，电路将部分已经得到的乘积结果右移，然后与乘积项相加并保存和值，反复迭代上述步骤直到计算出最终积。
2.组合逻辑的实现可以以16*3位的乘法器为例做出如下设想：A为16位二进制乘数，B为3位二进制乘数,C为A与B相乘的积。
则：C的结果实际上只能为如下值中的一个：0,A,2A,3A,4A,5A,6A,7A因为B为3位二进制，则B只能是000,001,010,011,100,101,110,111中的一个。
初步设想符合现实，由于要实现ASIC芯片的生产，所以对各端口定义如下：reset：芯片复位、清零信号。
值为0，芯片复位。
start：芯片使能信号。
值为1，芯片读入乘数和被乘数，并将乘积复位清零。
ain：被乘数，16bit。
bin：乘数，3bit。
yout：乘积输出，19bit。
done：芯片输出标志信号，值为1，乘法运算完成，yout端口的数据稳定，得到最终的乘积；值为0，乘法运算未完成，yout端口数据不稳定。
编写的Verilog程序如下：Module mult16(reset,start,ain,bin,done,yout);Parameter N=16;Input reset;Input start;Input [N-1:0] ain;Input [2:0]bin;Output [N+3:0] yout;Output done;Integer aa,ab,ac,temp;Integer su;Reg done;Always @(ain)BeginIf(start&&!reset)Beginaa=ain;ab=ain+ain;ac=ab+ab;temp=aa+ab;case(bin)3’b000: su=0;done=1’b1;3’b001: su<=aa;done=1’b1;3’b010: su<=ab;done=1’b1;3’b011: su<=aa+ab;done=1’b1;3’b100: su<=ac;done=1’b1;3’b101: su<=aa+ac;done=1’b1;3’b110: su<=ab+ac;done=1’b1;3’b111: su<=temp+ac;done=1’b1;default: su<=0;done=1’b0;else if (reset)beginsu=0;aa=0;ab=0;ac=0;done=1’b0;endelse if (!start)beginsu=0;done=1’b0;endendassign yout=su;endmodule基于组合逻辑的乘法器，在程序语言上通俗易懂，思路清晰，但是有致命缺点，当乘数和被乘数位数很多的时候，不可能一一列举各种乘积结果，用case语句就显得很繁琐，所以基于时序逻辑的乘法器的研制在所难免。
基于IP核的乘法器的设计_
Xilinx FPGA实验报告——基于IP核的乘法器的设计基于IP核的乘法器的设计1．实验内容1)利用ISE软件的IP核和VHDL进行混合设计一个16位的乘法器；2)用ISE进行仿真并且进行性能比较；2．实验目的1)熟悉Xilinx的ISE软件的使用和设计流程；2)掌握ISE仿真方法；3．实验环境1)PC机一台；2)Xilinx的ISE软件一套；4．实验原理图1给出了16位乘法器的原理图图1 两个16位乘法器的原理图图2 IP核乘法器的原理图Xilinx ISE的core generator提供了功能强大的IP（intellectual Property）核,主要有Basic Elements, Clocking, Communication &Networking , Digital Signal Processing, I/O Interface, Math Functions, Memories & Storage Elements, Standard Bus Interface。
通过使用这些IP核资源可以大大缩短设计周期，提高设计效率。
在本设计中，使用了IP核Math Function中的Multiplier资源。
通过GUI接口，可以很容易设计任意位的，有符号或无符号的乘法器。
图2给出了IP核提供的乘法器的原理图。
5．实验步骤1)打开ISE软件创建一个新的工程，并选择器件的类型；2)用IP核生成一个16位的乘法器multiplier1；3)用VHDL语言生成一个16位的乘法器multiplier2；4)用例化语句component，port map合成一个顶层文件top.vhd；5)调用ISE仿真器进行行为仿真，观察仿真结果；6)调用ISE仿真器进行时序仿真，观察仿真结果；6．实验结果1)代码顶层文件Multiply_top.vhdlibrary IEEE;use IEEE.STD_LOGIC_1164.ALL;entity Multiply_top isPort ( number1 : in STD_LOGIC_VECTOR (15 downto 0);number2 : in STD_LOGIC_VECTOR (15 downto 0);result1 : out STD_LOGIC_VECTOR (31 downto 0);result2 : out STD_LOGIC_VECTOR (31 downto 0);clock : in STD_LOGIC);end Multiply_top;architecture Behavioral of Multiply_top iscomponent Multiply port(A :in STD_LOGIC_VECTOR (15 downto 0);B: in STD_LOGIC_VECTOR (15 downto 0);CLK: in STD_LOGIC;P:out STD_LOGIC_VECTOR (31 downto 0));end component;component Multiply2 port(A :in STD_LOGIC_VECTOR (15 downto 0);B: in STD_LOGIC_VECTOR (15 downto 0);CLK: in STD_LOGIC;P:out STD_LOGIC_VECTOR (31 downto 0));end component;beginU0: Multiply port map(A=>number1,B=>number2,CLK=>clock,P=>result1);U1: Multiply2 port map(A=>number1,B=>number2,CLK=>clock,P=>result2);end Behavioral;乘法器Multiply2.vhdlibrary IEEE;use IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;entity Multiply2 isport(A :in STD_LOGIC_VECTOR (15 downto 0);B: in STD_LOGIC_VECTOR (15 downto 0);CLK: in STD_LOGIC;P:out STD_LOGIC_VECTOR (31 downto 0));end Multiply2;architecture Behavioral of Multiply2 isbeginP <= A*B;end Behavioral;测试文件：LIBRARY ieee;USE ieee.std_logic_1164.ALL;ENTITY test_top ISEND test_top;ARCHITECTURE behavior OF test_top IS-- Component Declaration for the Unit Under Test (UUT)COMPONENT Multiply_topPORT(number1 : IN std_logic_vector(15 downto 0);number2 : IN std_logic_vector(15 downto 0);result1 : OUT std_logic_vector(31 downto 0);result2 : OUT std_logic_vector(31 downto 0);clock : IN std_logic);END COMPONENT;--Inputssignal number1 : std_logic_vector(15 downto 0) := (others => '0');signal number2 : std_logic_vector(15 downto 0) := (others => '0');signal clock : std_logic := '0';--Outputssignal result1 : std_logic_vector(31 downto 0);signal result2 : std_logic_vector(31 downto 0);-- Clock period definitionsconstant clock_period : time := 10 ns;BEGIN-- Instantiate the Unit Under Test (UUT)uut: Multiply_top PORT MAP (number1 => number1,number2 => number2,result1 => result1,result2 => result2,clock => clock);-- Clock process definitionsclock_process :processbeginclock <= '0';wait for clock_period/2;clock <= '1';wait for clock_period/2;end process;-- Stimulus processstim_proc: processbegin-- hold reset state for 100 ns.wait for 100 ns;wait for clock_period*10;-- insert stimulus herenumber1 <= "0000000011111111";number2 <= "0000000011111111";wait;end process;END;2)行为仿真7．实验总结两种方式得到的结果都是一样的。
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
课程名称电子设计自动化题目十六位硬件乘法器电路院系班级信息学院11电子信息工程A班姓名学号指导老师凌朝东2013 年 12 月 5 日题目名称：十六位硬件乘法器电路摘要：设计一个16位硬件乘法器电路.要求2位十进制乘法，能用LED数码管同时显示乘数,被乘数和积的值.本设计利用Quartus II软件为设计平台,通过移位相加的乘法原理：即从被乘数的最低位开始，若为1，则乘数左移后与上一次的和相加；若为0，左移后以全零相加，直至被乘数的最高位。
经软件仿真和硬件测试验证后,以达到实验要求。
目录1.题目名称 (2)2.摘要 (2)3.目录 (3)4.正文 (4)4.1. 系统设计 (4)4.1 设计要求 (4)4.2 系统设计方案 (4)4.2 单元电路设计 (4)4.2.1十进制计算模块 (5)4.2.2 BCD码转二进制模块 (5)4.2.3 8位右移寄存器模块 (6)4.2.4 8位加法器模块 (7)4.2.5 1乘法器multi_1模块 (7)4.2.6 16位移位寄存器reg_16模块 (8)4.2.7 16位二进制转BCD码B_BCD模块 (9)4.2.8 8位乘法器multi_8x8顶层设计 (10)4.3 软件设计 (12)4.3.1设计平台和开发工具 (12)4.3.2程序流程方框图 (13)4.4 系统测试 (14)4.1仿真分析 (14)4.2硬件验证 (15)5. 结论 (15)6. 参考文献 (15)7. 附录 (15)4.正文4.1系统设计1.1设计要求题目要求设计一个16位硬件乘法器电路.要求2位十进制乘法;能用LED数码管同时显示乘数,被乘数和积的信息.设置一个乘法使能端,控制乘法器的计算和输出.1.2系统设计方案此设计问题可分为乘数和被乘数输入控制模块,乘法模块和输出乘积显示模块基本分.乘数和被乘数的输入模块使输入的十进制数转化为二进制数输入乘法模块,乘法模块利用移位相加的方法将输入的两组二进制数进行相乘,并将16位乘积输出到乘积输出显示模块.显示模块将输入的二进制数按千,百,十,个位分别转化为十进制数输出.乘数和被乘数的输入可用数据开关K1~K10分别代表数字1,2,…,9,0,用编码器对数据开关K1~K10的电平信号进行编码后输入乘法器进行计算.但此方案所用硬件资源较多,输入繁琐,故不采取.方案二是利用硬件箱自带16进制码发生器,由对应的键控制输出4位2进制构成的1位16进制码,数的范围是0000~1111,即0H~FH.每按键一次,输出递增1,输出进入目标芯片的4位2进制数将显示在该键对应的数码管.乘数和被乘数的输入模块将16进制码的A~F码设计成输出为null.使得减少了无用码的输入.两数相乘的方法很多,可以用移位相加的方法,也可以将乘法器看成计数器,乘积的初始值为零,每一个时钟周期将乘数的值加到积上,同时乘数减一,这样反复执行,直到乘数为零.本设计利用移位相加的方法使得程序大大简化.系统总体电路组成原理图如下图所示：4.2单元电路设计下面分解8位乘法器的层次结构，分为以下7个模块：1. 十进制计算模块：使用4个十进制计数模块，输入乘数的十位个位，被乘数的十位个位。
2. BCD码转二进制模块：实现将输入的8位BCD码转化成二进制3. 右移寄存器模块：这是一个8位右移寄存器，可将乘法运算中的被乘数加载于其中，同时进行乘法运算的移位操作。
4. 加法器模块：这是一个8位加法器，进行操作数的加法运算。
5. 1位乘法器模块：完成8位与1位的乘法运算。
6. 锁存器模块：这是一个16位锁存器，同时也是一个右移寄存器，在时钟信号的控制下完成输入数值的锁存与移位。
7. 二进制转BCD码模块：将16位寄存器的值（积）转化成BCD码，配合数码管显示4.2.1 十进制加计数器设计十进制计数器在每个时钟来临时计数，clk=1时清零，用于输入乘数，被乘数的个位，十位Library ieee; --0到9计数器Use ieee.std_logic_unsigned.all;Use ieee.std_logic_1164.all;Entity cnt10 isPort (clk,clr: in std_logic;q: out std_logic_vector(3 downto 0));end cnt10;architecture behav of cnt10 isbeginprocess(clk,clr)variable cqi: std_logic_vector(3 downto 0);beginif clr='1' then cqi:="0000";elsif clk'event and clk='1' thenif cqi=9 then cqi:="0000";else cqi:=cqi+1;end if;end if;q<=cqi;end process;end behav;4.2.2 BCD码转二进制码BCD_B的设计将十进制计数器产生的十位和个位合并后，为BCD码，而计算时使用二进制码计算，所以采用该模块来转化Library ieee; --（0到99）BCD码转二进制码Use ieee.std_logic_unsigned.all;Use ieee.std_logic_1164.all;Entity BCD_B isPort ( a: in std_logic_vector(7 downto 0);q: out std_logic_vector(7 downto 0));end BCD_B;architecture behav of BCD_B issignal a1,a2,a3,a4,cq: std_logic_vector(7 downto 0);beginprocess(a)begina1<="0000"&a(3 downto 0);a2<="0000"&a(7 downto 4);a3<=a2(6 downto 0)&'0';a4<=a2(4 downto 0)&"000";cq<=a4+a3+a1;q<=cq;end process;end behav;4.2.3 8位移位寄存器reg_8的设计8位移位寄存器是在时钟（r8_clk'event and r8_clk='1'）信号作用下，当r8_load='1'时，将8位乘数加载进入；而当r8_load='0'时，对数据进行移位操作，同时定义一个信号reg8用来装载新数据及移位后的操作数，完成这些操作后，寄存器的最低位reg8(0)传送给r8_out输出。
library ieee; ---8位移位寄存器use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity reg_8 isport(r8_clk,clr,r8_load:in std_logic;r8_in:in std_logic_vector(7 downto 0);r8_out:out std_logic);end reg_8;architecture arc_reg_8 of reg_8 issignal reg8:std_logic_vector(7 downto 0);beginprocess(r8_clk,clr,r8_load)beginif clr='1'thenreg8<="00000000";elsif r8_clk'event and r8_clk='1' thenif r8_load='1' thenreg8<=r8_in;elsereg8(6 downto 0)<=reg8(7 downto 1);end if;end if;end process;r8_out<=reg8(0);end arc_reg_8;4.2.4 8位加法器adder_8的设计该加法器由八位二进制加法器组成。
其中设计八位二进制加法器时，为了避免加法运算时产生溢出，故定义了三个信号量ss,aa,bb,将加数a8_a，a8_b分别与0连接后赋值给aa,bb，形成9位二进制数，然后aa，bb相加赋值给ss，最后将ss的低八位赋值给和a8_s，同时将ss的最高位送给a8_out输出。
library ieee; --8位加法器use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity adder_8 isport(a8_a,a8_b:in std_logic_vector(7 downto 0);a8_s:out std_logic_vector(7 downto 0);a8_out:out std_logic);end adder_8;architecture arc_adder_8 of adder_8 issignal ss:std_logic_vector(8 downto 0);signal aa,bb:std_logic_vector(8 downto 0);beginaa<='0'&a8_a; bb<='0'&a8_b; ss<=aa+bb;a8_s<=ss(7 downto 0);a8_out<=ss(8);end arc_adder_8;4.2.5 1位乘法器multi_1的设计利用if语句来完成8位二进制数与1位二进制的乘法运算，最后将结果送到m1_out输出。
即当m1_x为1时，m1_out输出为m1_y；当m1_x为0时，m1_out输出全为零。
library ieee; --1位乘法器use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity multi_1 isport(m1_x:in std_logic;m1_y:in std_logic_vector(7 downto 0);m1_out:out std_logic_vector(7 downto 0));end multi_1;architecture arc_multi_1 of multi_1 isbeginprocess(m1_x,m1_y)beginif m1_x='1' then m1_out<=m1_y;else m1_out<="00000000";end if;end process;end arc_multi_1;4.2.6 16位移位寄存器reg_16的设计当清零信号(clr='1')到来时，定义信号变量reg_16归零；信号(r16_clr='1')到来时，定义信号变量reg16清零；否则在时钟信号r16_clk上升沿到来时，将reg16的低8位进行移位操作，同时将8位的数据输入r16_in锁存到reg16的高8位，最后赋值给r16_out输出，cout控制位输出1。