实验7——三八译码器
3-8译码器实验报告
3-8译码器实验报告
班级：121 姓名：连森学号：02
1.实验目标与实验要求：
1.理解译码器的概念和意义
2.理解译码器在计算机电路里的作用。
2.实验器材：
Altair 80C31Small 教学实验平台杜邦线
3.实验原理（电路图）：
74HC138 是集成3－8 线译码器，能将3 位二进制码转换为8 位输出信号，这8 位输出信号相对于输入的3 位二进制码的8 种编码，始终只有一位输出有效（低电平），其余7 位皆无效（高电平）
4.实验步骤
首先用杜邦线将A3实验区与逻辑开关K1~K6相连的JP1-1~JP1-6，连接到A7实验区与74HC138相连的JP9单号插针；接着在74HC138的输出端连接绿色LED显示器；然后用跳线连接JP39-1与JP39-2，即可接通电源。
5.实验结果（现象）：
当K4、K5、K6 打到0、0、1时，译码器74HC138 的逻辑功能有效，相应引脚输出低电平，对应LED 熄灭。
否则，74HC138 始终输出高电平（无效电平），LED 全亮。
3 8译码器实验报告
3 8译码器实验报告3 8译码器实验报告引言：在数字电路中，译码器是一种常见的逻辑电路，用于将输入的二进制编码转换为对应的输出信号。
本实验旨在通过搭建一个3 8译码器电路，并对其进行测试和分析，以加深对译码器工作原理的理解。
实验目的：1. 理解3 8译码器的基本原理和工作方式；2. 掌握搭建3 8译码器电路的方法；3. 进行实验测试并分析结果。
实验器材：1. 3 8译码器芯片；2. 逻辑门芯片（与门、非门等）；3. 连线板、导线等。
实验步骤：1. 将3 8译码器芯片和逻辑门芯片连接到连线板上；2. 根据芯片引脚的连接要求，使用导线将各个芯片的输入和输出连接起来；3. 将输入信号接入3 8译码器芯片的输入端；4. 将输出信号接入逻辑门芯片的输入端；5. 将逻辑门芯片的输出信号连接到LED灯或其他输出设备上；6. 调整输入信号，观察输出信号的变化。
实验结果：通过实验，我们得到了以下结果：1. 当输入信号为000时，输出信号为00000001；2. 当输入信号为001时，输出信号为00000010；3. 当输入信号为010时，输出信号为00000100；4. 当输入信号为011时，输出信号为00001000；5. 当输入信号为100时，输出信号为00010000；6. 当输入信号为101时，输出信号为00100000；7. 当输入信号为110时，输出信号为01000000；8. 当输入信号为111时，输出信号为10000000。
结果分析：根据实验结果，我们可以看到，3 8译码器将输入的三位二进制编码转换为对应的八位输出信号。
每个输出信号代表一个特定的输入编码。
通过观察输出信号的变化，我们可以清晰地看到译码器的工作原理：根据输入编码的不同，译码器会激活对应的输出线路，将其输出为高电平信号，而其他输出线路则为低电平信号。
实验总结：通过本次实验，我们深入了解了3 8译码器的工作原理和应用场景。
译码器在数字电路中扮演着重要的角色，能够将复杂的二进制编码转换为易于理解和使用的信号输出。
3 8译码器
试验一组合逻辑3线-8线译码器设计试验一、试验目的1、了解并初步掌握ModelSim软件的使用；2、了解使用ModelSim进行组合数字电路设计的一般步骤；3、掌握组合逻辑电路的设计方法；4、掌握组合逻辑电路3线-8线译码器的原理；5、掌握门级建模的方法；二、试验原理译码器(Decoder)的逻辑功能是将每个输入的二进制代码译成对应得输出高、低电平或另外一个代码。
因此，译码是编码的反操作。
常用的译码器电路有二进制译码器、二-十进制译码器和显示译码器等。
二进制译码器的输入是一组二进制代码，输出是一组与输入代码一一对应得高、低电平信号。
例如，典型的3线-8线译码器功能框图图1-1所示。
输入的3位二进制代码共有8种状态，译码器将每个输入代码译成对应的一根输出线上的高、低电平信号。
图1-1 3线-8线译码器框图74HC138是用CMOS门电路组成的3线-8线译码器，它的逻辑图图1-2所示。
表1-1是74HC138的逻辑功能表。
当门电路G S的输出为高电平时，可以由逻辑图写出。
图1-2 74HC138逻辑功能图表1-1 74HC138逻辑功能表由上式可以看出，由''07Y Y -同时又是210,,A A A 这三个变量的全部最小项的译码输出，所以也将这种译码器称为最小项译码器。
74HC138有3个附加的控制端''123,S S S 和。
当''123S 1,S S 0=+=时，s G 输出为高电平，译码器处于工作状态。
否则，译码器被禁止，所有的输出端被封锁为高电平。
这3个控制端也称为“片选”输入端，利用片选的作用可以将多片连接起来以扩展译码器的功能；三、 预习要求1、数字电子技术基础组合逻辑电路设计一般设计方法；2、74HC138的逻辑功能；3、门级建模的一般方法和基本语句；4、ModelSim 软件的一般使用方法(ModelSim SE Tutorial)；四、 实验步骤(一)、熟悉ModelSim 软件环境 1、建立一个新Project1-1双击左面快捷方式或者电击[程序]/[ModelSim SE 6.1f]/[ModelSim]启动ModelSim 6.1(如图1-3)；注意：必须首先关闭IMPORTANT Information 对话框才能开始其它操作；图1-31-2 [File]/[New]/[Project…]新建一个project，会弹出Create Project对话框(如图1-4)；图1-4⏹Project Name(项目名称)需要填入你所建立的项目的名称；⏹指定项目所在路径；如果所指定的目录不存在，会弹出对话框提示是否建立这个目录；一般选择是；⏹缺省的工作库名；注意：1、路径一般不应包含汉字；2、逻辑应在ModelSim的安装目录下指定；3、缺省的工作库的名称一般不需要改动；2、载入HDL元文件2-1设定好1-2步骤的每项内容后，点击OK，弹出Add items to the Projects对话框；如图1-5所示。
三八译码器
三八译码器预备知识三八译码器是一种常用的译码器一译码器知识1 译码是编码的逆过程，在编码时，每一种二进制代码，都赋予了特定的含义，即都表示了一个确定的信号或者对象。
把代码状态的特定含义“翻译”出来的过程叫做译码，实现译码操作的电路称为译码器。
或者说，译码器是可以将输入二进制代码的状态翻译成输出信号，以表示其原来含义的电路。
2 译码器是组合逻辑电路的一个重要的器件3 译码器是一种具有“翻译”功能的逻辑电路，这种电路能将输入二进制代码的各种状态，按照其原意翻译成对应的输出信号。
有一些译码器设有一个和多个使能控制输入端，又成为片选端，用来控制允许译码或禁止译码。
二三八译码器知识1 三八译码器3-8译码器三输入，八输出。
当输入信号按二进制方式的表示值为N时，输出端标号为N的输出端输出高电平表示有信号产生，而其它则为低电平表示无信号产生。
因为三个输入端能产生的组合状态有八种，所以输出端在每种组合中仅有一位为高电平的情况下，能表示所有的输入组合。
2 三八译码器的真值表其真值表如表3-2的输入，输出关系输入输出A B C D7 D6 D5 D4 D3 D2 D1 D00 0 0 0 0 0 0 0 0 0 10 0 1 0 0 0 0 0 0 1 00 1 0 0 0 0 0 0 1 0 00 1 1 0 0 0 0 1 0 0 01 0 0 0 0 0 1 0 0 0 01 0 1 0 0 1 0 0 0 0 01 1 0 1 0 0 0 0 0 01 1 1 1 0 0 0 0 0 0 0表3-23电路中的实现本电路图中，有三个输入A,B,C及八个输出D0-D7,其输入，输出关系如表3-24 现象的体现在本实验中，用三个拨动开关来表示三八译码器的三个输入（A、B、C）；用八个LED 来表示三八译码器的八个输出（D0-D7）。
通过输入不同的值来观察输入的结果与三八译码器的真值表（表3-2）是否一致。
实验箱中的拨动开关与FPGA的接口电路如下图3-3所示，当开关闭合（拨动开关的档位在下方）时其输出为低电平，反之输出高电平。
38译码器实验报告
38译码器实验报告实验原理：译码器是数字电路中的组合逻辑电路，它的作用是把二进制码组转换为相应的十进制数或BCD码。
由于是多对一的映射关系，故称为译码器。
常用的译码器有十进制译码器、BCD译码器、7段译码器（数码管译码器）等。
本次实验使用的是常用的数字电路集成电路74HC138，它是一个三-八行数码管译码器，能将3位二进制码译成8种不同的输出。
实验内容：1. 搭建实验电路：将74HC138译码器与LED灯和电路板上的电源和接地线连接。
2. 上电测试：将电路板插到插座上，上电后，LED灯按照二进制码的不同组合依次闪烁。
3. 换成7段数码管：将LED灯换成7段数码管，上电后，数码管能够显示不同数字。
实验步骤：1. 准备材料：电路板、74HC138译码器、LED灯、7段数码管、220欧姆电阻、杜邦线、面包板、数字万用表等。
2. 按照示意图，在面包板上连接电路，连接如下：将电源和接地线连接到面包板中。
将74HC138译码器的8个输出引脚连接到面包板的8个LED灯的阳极上，并通过220欧姆电阻连接到接地线上。
同时，将74HC138译码器的3个选择输入引脚连接到面包板的数字端口（1-3号端口）。
74HC138的数据输入引脚不连接。
将7段数码管的A-G引脚连接到面包板的数字端口（4-10号端口），将7段数码管的DP引脚接到接地线上。
3. 检查电路连接：确保每个引脚都连接到正确的端口。
使用数字万用表进行连通性测试。
5. 更换电路元件：将LED灯换成7段数码管。
使用数字万用表确认7段数码管引脚与数字端口的连接关系。
6. 上电测试：再次上电，调整数字端口上的开关，能够让7段数码管显示不同的数字。
实验结果：经过搭建和调试，我们成功实现了74HC138译码器的上电测试和数码管显示的功能。
我们通过手动改变数字端口上的开关状态，成功地改变了LED灯的亮灭顺序和7段数码管的显示数字。
实验结果显示，译码器具有将二进制码组转换为相应十进制数或BCD码的功能，能够广泛应用于数字电路中。
实验七——三八译码器
电路图 Ｙ &
C B A
2012-1-31 三—八译码器 11
3、用三—八译码器设计组合逻辑电路 、用三—
电 工 电 子 实 验 中 心 多 媒 体 演 示 课 件
4、设计给定的逻辑函数
给定函数： Y1 = BC+ABC Y2 = ABC+ABC+BC 解：先化成最小项和形式： Y1 = ABC+ABC+ABC = m0+m4+m6 = m0 m4 m6 = Q0 Q4 Q6 Y2 = ABC+ABC+ABC+ABC = m1+m4+m3+m7 = m1 m3 m4 m7 = Q1 Q3 Q4 Q7
1、设计原理
2012-1-31
三—八译码器
7
3、用三—八译码器设计组合逻辑电路 、用三—
电 工 电 子 实 验 中 心 多 媒 体 演 示 课 件
2、设计全加器电路
首先将全加器的两个输出端化成最小项之和形式 S = A + B + C = (AB+AB) + C = (AB+AB)C + (AB+AB)C = (AB+AB)C+ABC+ABC = ABC+ABC+ABC+ABC = m1+m7+m2+m4 = m1 m2 m4 m7 = Q1Q2Q4Q7 C = ABC+ABC+ABC+ABC = m3+m5+m6+m7 = m3 m5 m6 m7
1、D3=0时，第一片工作，第二片输出全“1”，
3、用三—八译码器设计组合逻辑电路 、用三—
3线8线译码器七段译码器实验报告
实验报告数据选择器设计12传感网金涛1228403019一．实验目的1.熟悉硬件描述语言软件的使用2.熟悉译码器的工作原理和逻辑功能3.掌握译码器及七段显示译码器的设计方法二．实验原理译码器是数字系统中常用的组合逻辑电路。
译码器的逻辑功能是将每个输入的二进制代码译成对应的输出高、低电平信号或者另外一个代码。
译码是编码的反操作。
常用的译码电路有二进制译码器、二—十进制译码器和显示译码器。
三．实验内容1.设计一个3线—8线译码器。
程序代码LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY decoder3_8 ISPORT(a0,a1,a2,g1,g2a,g2b:IN STD_LOGIC;Y:OUT STD_LOGIC_VECTOR(7 DOWNTO 0));END decoder3_8;ARCHITECTURE rtl of decoder3_8 isSIGNAL indata :STD_LOGIC_VECTOR(2 DOWNTO 0);BEGININdata <=a2&a1&a0;PROCESS(indata,g1,g2a,g2b)BEGINIF(g1='1' AND g2b='0' AND g2a='0')THENCASE INDA TA ISWHEN"000"=>Y<="11111110";WHEN"001"=>Y<="11111101";WHEN"010"=>Y<="11111001";WHEN"011"=>Y<="11110111";WHEN"100"=>Y<="11101111";WHEN"101"=>Y<="11011111";WHEN"110"=>Y<="10111111";WHEN"111"=>Y<="01111111";WHEN OTHERS=> NULL;END CASE;ELSEY<="11111111";END IF;END PROCESS;END rtl;仿真波形仿真波形分析g1g2ag2b为控制输入端，a2a1a0为数据输入端，y0y1y2y3y4y5y6y7为数据输出端。
三八译码器=============
实验2 3/8译码器实验一、实验目的1．设计一个3／8译码器；2．学习用VHDL进行逻辑描述；3．学习设计仿真工具的使用方法。
二、实验说明本实验实现一个3／8译码器。
其逻辑功能如表7.1所示。
表7.1 3／8译码器的逻辑功能表实验仍利用拨动开关和发光二极管进行信号输入和显示。
实验板上的开关和发光二极管的管脚分布见实验板说明。
本实验练习用VHDL语言描述并仿真译码器。
要求编写3／8译码器的VHDL设计文件。
注意VHDL文件的结构和语法，并掌握MAX+plusⅡ平台中文本编辑器的使用方法。
三、实验要求1．要求用VHDL编写3／8译码器；2．设计输入波形文件，并进行模块的功能仿真；3．编程并实验验证；四、总结报告要求1．写出VHDL文件；2．写出测试向量文件；3．写出仿真和测试结果。
附3：实现3/8译码器LIBRARY IEEE；--库使用说明USE IEEE.STD_LOGIC_1164.ALL；USE IEEE.STD_LOGIC_UNSIGNED.ALL；ENTITY yima38 isPORT(A:IN STD_LOGIC_VECTOR(2 DOWNTO 0)；--输入端口Y:OUT STD_LOGIC_VECTOR(7 downto 0))；--输出端口END；ARCHITECTURE BEHA VIOR OF yima38 ISBEGINWITH A SELECT --译码：并行语句实现Y<=“11111110”WHEN“000”，“11111101”WHEN“001”，“11111011”WHEN“010”，“11110111”WHEN“011”，“11101111”WHEN“100”，“11011111”WHEN“101”，“10111111”WHEN“110”，“01111111”WHEN“111”，“00000000”WHEN OTHERS；END BEHA VIOR；。
实验一 38译码器
实验一 3-8译码器的设计一、实验目的1、掌握MAX+plus 软件的使用方法。
2、重点掌握原理图的编辑和仿真方法。
3、通过3-8译码器的设计掌握利用EDA软件进行电子线路设计的过程。
二、实验设备1、计算机2、MAX+plus II软件及实验箱三、实验原理3-8译码器是数字系统中的基本逻辑器件。
是各种译码器的基础。
真值表为：四、实验内容1、用原理图方式设计3-8译码器电路；2、并完成源程序的编辑、编译、仿真和管角分配。
五、实验步骤1、启动MAX+plus II 10.0 软件2、新建文件原理图文件：（1）File \ New \Graphic Editor File（2）在原理图文件上放置器件（a）在原理图编辑器的空白处双击鼠标左键或单击鼠标右键，在弹出的快捷菜单中选择enter symber,（b）在Symbor Name处可直接输入元件名称或用鼠标点取元器件库中的所需元件，按下OK 即可输入元器件，（c）一个完整的电路包括：输入端口INPUT、电路元器件集合、输出端口OUTPUT。
（3）添加连线（4）标记输入/输出端口属性：分别双击输入端口的“PIN-NAME”，当其变成黑色时，即可输入标记符名称并回车确认；（5）保存原理图：扩展名为*.gdf（6）设置为当前文件：点击File\Project\set project to current file 设置项目为当前文件3、编译（1）选择芯片型号：点击Assign\Device：Ep1k30QC208-3（2）编译:点击MAX+plus II \ Compiler \ Start 开始编译,生成.pof 文件(CPLD)4、仿真（1）启动ＭaxplusII\Ｗavefrom editor 菜单，进入波形编辑窗口；（2）导入输入输出节点：将鼠标移至空白处并单击鼠标右键，Enter Nodes from SNF 将欲仿真的所有Ｉ／Ｏ管脚加入。
（3）调整管脚顺序：选中某一管脚并按住鼠标左键拖至相应位置即可完成。
38译码器的工作原理
38译码器的工作原理
38译码器是一种数字电路，用于将输入的二进制代码转换为相应的输出信号。
它的工作原理如下：
1. 输入信号：38译码器通常有5个输入引脚，标记为A0、A1、A2、A3和A4。
这些引脚接收二进制代码作为输入信号。
每个引脚可以接收0或1的电平。
2. 译码功能：根据输入信号的组合，38译码器将选择性地激活其输出引脚之一或多个。
输出引脚的数量取决于译码器的类型。
3. 输出信号：38译码器通常有8个输出引脚，标记为Y0、Y1、Y2、Y3、Y4、Y5、Y6和Y7。
这些引脚可以输出高电平（1）或低电平（0），具体取决于输入信号的组合。
4. 真值表：为了理解38译码器的工作原理，可以查看其真值表。
真值表列出了所有可能的输入组合及其对应的输出。
通过观察真值表，可以确定输入信号与输出信号之间的关系。
总结起来，38译码器的工作原理是根据输入信号的组合选择性地激活输出引脚，将输入的二进制代码转换为相应的输出信号。
38译码器的设计实验报告
ＥＤA实验报告书姓名XXX学号xxxxｘxxﻩ实验时间1根据74138的功能,当Ｓ0=1 ,S仁0， S２=0时译码器处于工作状态。
否则译码设器被禁止,所有输出端被封锁在高电平。
由真值表画出卡诺图，再写出对应表达计式，再画出电路。
思冒２、使用VＨDL语言时,应注意头文件以及各种输入的格式，使用IF语句，ＣASＥ语句设计电路,最后再用ＥＮD语句结束程序。
USEＩEＥE.STD LＯGＩC １１64.ALL;USE ＩEEE.STD_ＬOＧIC_UＮSIGNED.ALＬ；EＮTITY SA ISPOＲT（D:IN STD_LＯGIC_VＥＣTＯR(2DOＷNTO ０); Ｓ0,Ｓ1,S2:IN SＴD_LＯＧIC;Y:OＵT STＤ_LOGIC＿ＶECＴOR(７ＤOWNＴO 0))；EＮD ;ＡRCＨITECTURＥ XIＡNI OF SA ISBEGINPRＯＣESＳ。
,SＯ,S1,S２)BEGIＮＩF (SO如TＨＥN Yｖ＝"1１111１11";ＥLSＩＦ（ＳO=＂ＡND S1 =。
AND S２=,0,)THENIＦ (Ｄ(2)=＇Ｏ* AND D(1 ）＝0 AND Ｄ(０)=O)THEN Ｙv=”01111１1１”；EＬSIF （D（2)=Ｖ ANＤD(1)=0' ＡND D（0)＝1 ＊)TＨEN Yｖ=”1011１1１１H;ELＳIF (D(2)＝,0，ＡＮD D(1 )=1* ＡNＤ D（O)=Ｏ，)ＴHEＮYv＝”11011１11“;ELSIＦ (D（2)=V ＡND D(1)='1*ＡND D（0)='１'）ＴHEN Yv＝”11１011１1”;ELSIF (D(2)=*1 *AＮD Ｄ(１ )=０' AND D(O)=O,）THEN Yv＝”11110111“;ELSIF (D(2)＝T AND Ｄ(１）=0' AＮＤ D(0）=１＊)THEN Ｙv=”11111011”；ELSIF (Ｄ(2)=，1,ＡND D（1)＝１* AＮD Ｄ(0)＝0，）THENＹｖ="1１１11101”; EＬSＩF (D（2)=T AＮDＤ(１ )＝T AND D(0）＝T)THＥN Ｙ<=H1111１110”；ELＳE Ｙ＜= ＺＺＺZZZＺZ ；END IF;EＬSE Y<=＂ZZZZＺZZＺ:END IＦ；END ＰＲOCESS;ＥND;ｌ¥T77Ｔ仿直／、波•■ＭＢ血潮偷珈血先ＷＢGC＾>OIB i LｆflOOｎgｉ1１9１０ﻩ930抽ＭO T IB MD^1蚁加耳e阮削饥；斯rs２ aa１Hi i 1 12T r r（1s2 f 1). $ K５KＴ;－I 、I3 WDF KＴFＶBf H ＣFｉlEFｆFT/ra K ｆD ] \FＥ2潢【DF'EＦK FT1 RA（FO K ＦＥＫ?F K KDDeｌaｙＭａtrｉxDeｌaｙ MatrixＹO Ｙ1 Y２¥３丫４Y６Y7 DＩＤ 5.0rtｓ５L0hｓ 5.０m ５. Ohs 5.0０3 5.０ｎｓ 5.0ｎｓ 5.０ｈｓD1 Ｓ.Onｔ５ＬDH＆ 5.0ＦＢ５.０ｎｔ 5.0<K５. Ohs 5．0nｓ５i０m D2 S.Om 5 0hｔ&０ｎＥOｉt E.Qrd 5iOｈf 5.Ckｔt 5i0ｍSO BOhMJSns ５？0ｎ5/U6n5 B＆is／Utni ５，0ｎ?/13&i¥5０ｎA nｌ６nｉ-5()n¥/1３6n? £0h５/i3６n? 5Qｎ¥／1３&１?5１5．0n&／13．６nE 5.0ns/１3.＆w &Oiｓ/13.6ns ５．0ｎs/l3.6ns５.０hs／H３.6rft5.０n?／１3 ６rｉ?５．0ｈ&／1３.６ns５.0>?/１3.5n&Ｓ２５-Ｏns.d3.6ns&Dhs/１3ｌ６ns5．0nｓ／13．6n＄5.0ｈ&/13.6rw ５.Qns/13?Ens ５.0h＆/13．６rB5．０nｓ/1３lEns美捡结果DｅsinfllｉmａbDｓis&Orw7iＳ.Ohs ５0ns- S.ftis5唏S.Ohs 50ｎs- 弓加50ns＊ 6.0ns伽S.Ｏhｇ5i Ohs 5心g 5.0ns5．0ns5i0r»S.ＯhＥ&０h$ 5.0nｓ50hs E．Qn? &0rw 5.０ns5&w５0ht5.0m5.0ns5%&0m自阮SiOnaﻫ5.0ns5.QngﻫS.Oki?5Ohs伽５.0nｓ5.０ｎHOn盘5．0ns5．0nｓ5．ＱHｔtub• ｌｉｍp12naMrai|．2Pnaft#im比较此实验中两种输入法哪种要好一些，好在哪里?答:使用与非门设计电路对应延时比使用程序对应延时时间短，原因是程序的每步执行都需要一定的时间，其时间比调用库中的与非门所需时间长。
EDA实验三八译码器设计报告
电子信息工程学系实验报告课程名称：EDA技术与实验成绩：实验项目名称：三八译码器设计实验时间：2011.09.20指导教师（签名）：班级：姓名：刘国荣学号：实验目的:1．熟悉ALTERA公司EDA设计工具软件max+plusⅡ。
2. 掌握max+plusⅡ文本设计及其仿真。
实验环境:WINDOWS XPMAX+PLUSⅡ实验内容及过程:1．学习max+plusⅡ课件。
2．学习max+plusⅡ的安装，重要菜单命令含义。
3．模仿课件中实例动手操作一遍，掌握采用max+plusⅡ文本设计流程。
实验结果及分析：描述出三八译码器工作原理、文本设计过程，原理图设计过程及其仿真结果。
1工作原理3-8译码器的输入是3个脚,输出是8个脚。
用高低电平来表示输入和输出。
输入是二进制。
3只脚也就是3位二进制数。
输入可以3位二进制数。
3位二进制最大是111 也就是8。
输出是8个脚，表示10进制。
是根据输入的二进制数来输出。
如果输入是101 那么就是第5只脚高电平，表示二进制数是5。
其实3-8译码器的功能就是把输入的3位2进制数翻译成10进制的输出。
2.文本设计（1）、选择File | New弹出对话框，选择Text Editor file，新建文本编辑文件。
如图1所示。
图1 新建文件图2 选择文本文件（2）、在文本编辑窗口，输入Verilog语言，代码如下：图3编辑代码（3）、将文件命名为“ym38”保存为v文件图4 保存为v文件（4）、检查文件可行性图5 检查文件显示可行（5）、再新建一个文件夹，选择波形文件图6 新建波形文件（6）、列出端口及选择端口输入波形图7 波形端口选择图8 各段波形（7）、保存波形点击star开始仿真，结果如图图9 仿真结果3.原理图设计（1）、选择File | New，弹出对话框，选择Graphic Editor file新建一个原理图文件，如图10图10 新建原理图文件（2）、在原理图界面要放置元件的空白处双击鼠标左键，弹出Enter Symbol对话框，在对话框选择74138元件，单击OK，放置74138元件，同理，放置INPUT和OUTPUT，如图11图11放置元件（3）、在元器件的其中一个端口点中鼠标左键不放，拖到所需连线的另一个元件端口上，连好线，双击PIN_NAME，输入引脚名，最终原理图，如图12图12 最终原理图（4）、保存文件并检查可行性结果如图13可行图13 检查可行性（5）、同上设计一样的输出波形图后点击保存。
74HC138译码器实验
74HC138译码器实验一、实验目的掌握74138电路的基本知识及由软件编译的译码器控制方式。
二、实验说明译码器是可以将输入二进制代码的状态翻译成输出信号，以表示其原来含义的电路。
三、实验步骤由软件控制138译码器的工作方式，可以改变A,B,C 的端口而改变其译码输出JD6口接8位发光二极管JD10，显示译码输出值。
本实验要用到单片机最小应用系统（F1区）、八位逻辑电平输出（B1区）、十六位逻辑电平显示（I4区）和译码器模块（C5区）。
1、单片机最小应用系统CPU 的P1口JD1F 接138译码器上的JD2C,而138译码器的JD3C 接到十六位逻辑显示JD2I ，A 、B 、C 接八位逻辑电平输出的K2，K1，K0。
（K2为低位，K0为高位如要选择Y1，K2、K1、K0对应的值为001）2、用串行数据通信线连接计算机与仿真器，把仿真器插到模块的锁紧插座中，请注意仿真器的方向：缺口朝上。
3、打开Keil uVision2仿真软件，首先建立本实验的项目文件，接着添加“TH27_74138译码程序.ASM ”源程序，进行编译，直到编译无误。
4、编译无误后，全速运行程序。
改变K0，K1，K2的状态观察发光二极管的显示，是否与控制端口的对应。
5、也可以把源程序编译成可执行文件，用ISP 烧录器烧录到89S52/89S51芯片中。
（ISP 烧录器的使用查看附录二）四、实验程序（见光盘中的程序文件夹） 五、原理图A 1B 2C3G2A 4G2B 5G16Y77Y69Y510Y411Y312Y213Y114Y015U6C74LS13812345678JD2C12345678JD3C Y0-7ABC。
3-8译码器VHDL设计实验 实验报告
3-8译码器VHDL设计实验实验报告本实验以3-8译码器的设计为主要内容，通过编码器和译码器的学习，深入了解数字电路中常用的译码器，并掌握VHDL语言的应用技巧。
主要技术路线为：定义输入和输出端口->生成选择结构->设计三个MUX组合成8:1 MUX->仿真波形验证。
本实验虽然简单，但对数码管、数码显示器等电路的实现有很大的帮助作用。
一、实验目的1.了解译码器的作用及其应用2.掌握VHDL语言的的原理二、实验器材1.电脑2.EDA软件三、实验原理及过程1.定义输入和输出端口在VHDL设计中，首先要定义输入和输出端口。
根据输入和输出端口的设计，并将其定义到ENTITY中。
2.生成选择结构基于译码器的设计特点，输入是一个二进制数，输出是一个信号。
故可以采用CASE结构生成选择结构。
同时，由于译码器需要将一个二进制数译到一个信号，还需要一个PROCESS处理，将选择的结果赋值到输出信号上。
3.设计三个MUX组合成8:1 MUX通常情况下，8:1 MUX可以用一个MUX8191，但本实验旨在学习三个MUX组合成一个8:1 MUX的方法。
设计时要考虑如下事项：1）MUX中DP、EN、INV等控制信号的设置，由于多个控制信号互相独立，因此采用分别激活的方式；2）由于MUX的输出是显式定义的信号，不能使用临时变量。
因此，采用以下方法生成MUX输出处理：SIGNAL MUX_out : STD_LOGIC := '0';4.仿真波形验证经过以上步骤的设计，就可以进行仿真波形的验证。
经实验验证，设计正确。
其输出信号可以由输入端口激励生成。
四、实验内容1.阅读数据手册及规范表，画出流程图。
2.代码如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY decoder_3X8 ISPORT (--Define Input & Output SIGNALB : IN STD_LOGIC_VECTOR(2 DOWNTO 0);Y : OUT STD_LOGIC_VECTOR(7 DOWNTO 0));END decoder_3X8;ARCHITECTURE structural OF decoder_3X8 ISCOMPONENT mux4x1 ISPORT (D0 : IN STD_LOGIC;D1 : IN STD_LOGIC;D2 : IN STD_LOGIC;D3 : IN STD_LOGIC;S : IN STD_LOGIC_VECTOR(1 DOWNTO 0);Y : OUT STD_LOGIC);END COMPONENT;COMPONENT mux2x1 ISPORT (D0 : IN STD_LOGIC;D1 : IN STD_LOGIC;S : IN STD_LOGIC;Y : OUT STD_LOGIC);END COMPONENT;SIGNAL out1, out2, out3, out4, out5, out6, out7, out8 : STD_LOGIC;BEGINM1: mux2x1 PORT MAP (X => B(0), Y => out1, S => B(1));M2: mux4x1 PORT MAP (X0 => B(2), X1 => out1, X2 => ‘0’, X3 => ‘0’, S => B(1 DOWNTO 0), Y => out2);M3: mux4x1 PORT MAP (X0 => B(2), X1 => ‘0’, X2 => out1, X3 => ‘0’, S => B(1 DOWNTO 0), Y => out3);M4: mux4x1 PORT MAP (X0 => B(2), X1 => ‘0’, X2 => ‘0’, X3 => out1, S => B(1 DOWNTO 0), Y => out4);M5: mux2x1 PORT MAP (X => out2, Y => out5, S => B(2));M6: mux2x1 PORT MAP (X => out3, Y => out6, S => B(2));M7: mux2x1 PORT MAP (X => out4, Y => out7, S => B(2));M8: mux4x1 PORT MAP (X0 => out5, X1 => out6, X2 => out7, X3 => ‘0′, S => B(1 DOWNTO 0), Y => out8);Y <= out8;END structural;ARCHITECTURE rtl OF mux4x1 ISBEGINY <= D0 WHEN S = ‘00’ ELSED1 WHEN S = ‘01’ ELSED2 WHEN S = ‘10’ ELSED3 WHEN S = ‘11’ ELSE’0’;END ARCHITECTURE rtl;3.仿真波形验证：进入仿真 --> Add ----> Signals ----> 选择需要记录的信号 ----> Run ----> 波形记录。
3-8译码器实验报告
姓名: 桑贤超班级: 文自112-2班学号:201190519234 试验: 3-8译码器实验报告日期:2012.11.01 指导老师: 徐洪霞
一、实验报告的名称: 3-8译码器
二、本次实验的目的:
1.掌握译码器的测试方法。
2.掌握用译码器构成组合电路的方法。
3.了解中规模集成译码器的管脚分布，掌握其逻辑功能
三、设计过程:
1.工程编译源：功能编译和实际编译。
2.功能仿真：将功能编译后的结果进行仿真。
3.后仿真过程：将实际编译及我国仿真。
4.引脚锁定:将个信号按要求分配到相应引脚.
5.物理实现：将结果下载到所悬着的器件中
四、画出实验原理图,标明引脚连线,画出防真波形图,注明引脚.
五、实验总结,主要包括实验中所犯错误,怎样改正等
1.在文件名必须与VHDL文件中的设计实体名保持一致。
2.在设置引脚时，一定要看电路板，以及电路图，找对各个输入输出接口对应的芯片引脚。
译码器应用的实验原理图
译码器应用的实验原理图1. 介绍在数字电子电路中，译码器是一种用于将一组输入信号转换成相应的输出信号的设备。
它通常是使用逻辑门实现的，常用于将数字编码转换成特定的功能。
本文将介绍译码器的原理，并给出一个实验原理图。
2. 译码器原理译码器的基本原理是根据输入信号的电平状态，选择相应的输出。
它可以将输入的数字编码转换成与之对应的输出信号。
一般来说，译码器具有多个输入和多个输出，输入信号的编码决定了输出信号的状态。
常见的译码器包括二-四译码器、三-八译码器、BCD-七段译码器等。
二-四译码器常用于将二进制编码转换成四个输出信号，而三-八译码器可将三位二进制信号转换成八位输出信号。
3. 实验原理图下面是一个使用74LS138芯片实现的三-八译码器的实验原理图：____A0 ---| |B0 ---| |C0 ---| |--- Y0/G1---| |/G2---| |/G3---| |--- Y1|chip|A1 ---| |B1 ---| |C1 ---| |--- Y2|____|•A0, A1：两个并行输入引脚，用于输入二进制信号的最低位和次低位。
•B0, B1：两个并行输入引脚，用于输入二进制信号的第三位和第四位。
•C0, C1：两个并行输入引脚，用于输入二进制信号的最高位和次高位。
•/G1, /G2, /G3：三个使能引脚，用于选择输出信号。
•Y0, Y1, Y2：三个输出引脚，用于输出转换后的信号。
4. 使用方法使用上述的实验原理图进行译码器实验时，首先需要将二进制信号以适当的电平输入到6个引脚(A0, A1, B0, B1, C0, C1)上。
然后，根据需要选择对应的使能引脚(/G1, /G2, /G3)。
例如，我们想要将二进制编码101转换成对应的输出信号，可以将A1和C0引脚连接到VCC电源上以获得高电平，将A0和B0引脚连接到GND以获得低电平，将B1和C1引脚连接到VCC以获得高电平。
数字逻辑实验报告
《数字逻辑实验报告》学号：139074131姓名：吴桂春班级：计134班指导老师：申元霞日期：2018.6.10实验一名称： 3-8译码设计一、实验任务设计一个3-8译码器。
二、实验原理1、列出真值表、写出逻辑函数三、实验原理图：三八译码器由三个输入端编码，输出有八个输出端。
用与门以及非门通过“导线”连接而成。
四、实验步骤：1)打开软件max+plus2，建立新目标文件开始画图。
并保存原图，设置工程指向。
2)选择芯片类型本实验选择EPF10K10LC84-3芯片3)编译配置4)时序仿真：由仿真结果可以看出，本实验仿真成功。
五、实验结果六、实验分析1、结合本次实验，简述原理图输入法设计组合电路的步骤。
设计输入原理图→电路的编译与适配→电路仿真与时序分析→管脚的重新分配与定位→器件的下载编程与硬件实现2、时序仿真波形中，输出波形与输入波形是否同步变化？如何解释输出波形中存在的毛刺？不完全同步变化，存在延迟。
3、连线时，线条不能连接到器件内部，否则会出现编译错误。
同时，添加激励脉冲时a，b，c分别为2倍的关系。
加错激励信号结果也将不正确。
b5E2RGbCAP实验二名称：全加全减器设计一、实验任务设计并实现一个一位全加全减器。
二、实验原理图1.列出真值表、写出逻辑函数。
a，b，c为三个输入端，分别输入0或者1，m为控制端当m=1是全减器，m=0时是全加器，输出端s表示结果，y代表进位或借位。
p1EanqFDPw三、实验步骤：1）打开软件max+plus2，建立新目标文件开始画图。
并保存原图，设置工程指向。
2）选择芯片类型本实验选择EPF10K10LC84-3芯片3）编译配置4）时序仿真：由仿真结果可以看出，全加全减器仿真成功。
实验三名称：七段显示译码器一、实验任务设计并实现一个七段显示译码器。
二、实验原理图1. 列出真值表、写出逻辑函数8421BCD输入代码数字A3A2A1A0a b c d e f g 000000000010 000110011111 001000100102 001100001103 010********* 010*********011011000006011100011117 100000000008 1001000010092、数字显示是由0—9共有十个数字所以有四个输入端，输出端分别编码为a—g，每一个字母代表一个笔画。
三八译码器工作原理
三八译码器工作原理嘿，朋友们！今天咱来聊聊三八译码器的工作原理。
你说这三八译码器啊，就像是一个特别会安排的大管家！想象一下，你家里来了好多客人，你得给他们安排座位吧。
这三八译码器就干着类似的活儿呢！它有八个输入信号，就好像是八位客人，然后通过它的神奇魔法，能输出八个不同的结果，就像是给每个客人都安排好了专属座位。
它是怎么做到的呢？嗯，这可得好好讲讲。
这八个输入信号呀，就像是八把不同的钥匙，每把钥匙都能打开一扇特定的门。
当这些钥匙组合起来的时候，就会对应一个特定的输出。
比如说，某几个输入信号来了，它就像脑子特别灵光似的，“嗖”地一下就知道该把结果送到哪里去啦。
你看啊，这就像你去超市买东西，不同的商品有不同的条形码，收银员一扫，就知道该收多少钱，该把东西给你装到哪个袋子里。
三八译码器也是这样，不同的输入组合就对应着不同的输出呢。
而且啊，这玩意儿可精准啦！绝不会出岔子，就像个靠谱的老伙计。
它不会说今天心情好就乱安排，心情不好就不管不顾了。
它总是稳稳当当、认认真真地工作着。
咱再打个比方，这三八译码器就像是个超级厉害的交通指挥员。
来来往往那么多车辆，也就是那些输入信号，它都能指挥得有条不紊，让每辆车都能去到该去的地方，不会撞车，也不会迷路。
你说神奇不神奇？它就那么小小的一个东西，里面却藏着这么大的本事。
要是没有它，那很多电子设备可就没法正常工作啦，那得多乱套呀！所以说呀，这三八译码器虽然看着不起眼，但在电子世界里可是有着大大的作用呢！它就像一个默默奉献的幕后英雄，不声不响地干着重要的活儿。
咱可得好好感谢它，没有它，咱的生活可就没这么便利啦！这不就是科技的魅力嘛，小小的东西能发挥大大的能量，真的是太有意思啦！。
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S取其它值时，输出全1
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电 工 电 子 1、三—八译码器的逻辑功能 实 验 逻辑电路图 中 心 多 媒 Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7 体 演 示 A0 A1 A2 S3 S2 S1 课 件
2017/12/31 三—八译码器
三、实验原理
ห้องสมุดไป่ตู้
三个输入控制端，只
有S1=1，S2=S3=0时 ，译 码器才能工作，否则译
C B A
2017/12/31 三—八译码器 9
3、用三—八译码器设计组合逻辑电路
电 工 电 子 实 验 中 心 多 媒 体 演 示 课 件
3、设计一个三人表决器
题目要求见指导书，根据题意可列出真值表如下：
A 0 0 0 0 1 1 1 1
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B 0 0 1 1 0 0 1 1
C 0 1 0 1 0 1 0 1
基础电子线路实验（七）
变量（三—八）译码器实验
电 工 电 子 实 验 中 心 多 媒 体 演 示 课 件
一、实验目的
了解三—八译码器的逻辑功能 掌握用三—八译码器设计组合逻辑电路
的方法
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三—八译码器
2
电 工 电 子 实 验 中 心 多 媒 体 演 示 课 件
二、实验器材
Y 0 0 0 0 0 1 1 1
三—八译码器
由真值表可写出Ｙ的 逻辑表达式： Ｙ = ABC+ABC+ABC = m5+m6+m7 = m5 m6 m7 = Q5Q6Q7
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3、用三—八译码器设计组合逻辑电路
电 工 电 子 实 验 中 心 多 媒 体 演 示 课 件
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电路图 Ｙ
码器被禁止，所有输出
电平均为高电平。 注：输出端低电平有效
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2、三—八译码器的级连
Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y9 Y10 Y11 Y12 Y13 Y14 Y15
电 工 电 子 实 验 中 心 多 媒 体 演 示 课 件
Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7
A0 D0 D1 D2 A1 A2 S3 S2 S1
集成三—八译码器2片 74LS20双四输入与非门1片
74LS138
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三—八译码器
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电 工 电 子 1、三—八译码器的逻辑功能 实 验 逻辑电路图 中 心 多 媒 Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7 体 演 示 A0 A1 A2 S3 S2 S1 课 件
2017/12/31 三—八译码器
&
Y1 = ABC+ABC+ABC = m0+m4+m6 = m0 m4 m6 = Q0 Q4 Q6
Y2 = ABC+ABC+ABC+ABC = m1+m4+m3+m7 = m1 m3 m4 m7 = Q1 Q3 Q4 Q7
2017/12/31 三—八译码器
Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7 A0 A1 A2 S3 S2 S1
五、注意事项
设计电路时一定要注意各变量的对应关系 注意三个控制端在不用时的处理
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六、预习内容
下次实验： 数字实验（五）—触发器 相关资料： 常见触发器的逻辑功能及特性方程
各触发器之间的转换
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C B A
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四、实验内容
三—八译码器逻辑功能测试 三—八译码器级连（四—十六译码器） 用三—八译码器设计全加器 用三—八译码器设计三人表决器 用三—八译码器设计给定组合逻辑电路
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= Q3Q5Q6Q7
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3、用三—八译码器设计组合逻辑电路
电 工 电 子 实 验 中 心 多 媒 体 演 示 课 件
2、设计全加器电路
根据结果，将相应的输出端用与非门连接，得电路如下： S C & &
Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7 A0 A1 A2 S3 S2 S1
三、实验原理
逻辑功能
当S1=1，S2=S3=0时有 Q0 = A2A1A0 = m0 Q1 = A2A1A0 = m1 Q2 = A2A1A0 = m2 Q3 = A2A1A0 = m3 Q4 = A2A1A0 = m4 Q5 = A2A1A0 = m5 Q6 = A2A1A0 = m6 Q7 = A2A1A0 = m7
2、设计全加器电路
首先将全加器的两个输出端化成最小项之和形式 S = A + B + C = (AB+AB) + C = (AB+AB)C + (AB+AB)C = (AB+AB)C+ABC+ABC = ABC+ABC+ABC+ABC = m1+m7+m2+m4 = m1 m2 m4 m7 = Q1Q2Q4Q7 C = ABC+ABC+ABC+ABC = m3+m5+m6+m7 = m3 m5 m6 m7
Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7
A0 A1 A2 S3 S2 S1
D3
1、D3=0时，第一片工作，第二片输出全“1”， 2、D3=1时，第一片输出全“1”，第二片工作， 3、综上可知，0000~1111对应Y0~Y15的十六个输出。
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3、用三—八译码器设计组合逻辑电路
&
Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7 A0 A1 A2 S3 S2 S1
C B A
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3、用三—八译码器设计组合逻辑电路
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4、设计给定的逻辑函数
给定函数： Y1 = BC+ABC Y2 = ABC+ABC+BC
解：先化成最小项和形式： Ｙ1 Ｙ2 &
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1、设计原理
由于三—八译码器的八个输出端表示三个变量的全部
八个最小项，因此只需将要实现的函数化成最小项和
的形式，找到对应的输出端，再用相应的门电路连接 即可。
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三—八译码器
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3、用三—八译码器设计组合逻辑电路
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