CDSP硬件结构
相关主题
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
2019/1/12 DSP技术及其应用
3
2.1 ’ C54x DSP的主要特点
采用修正哈佛结构，片内共有8条总线； 高度并行和带有专用硬件逻辑硬件设计；
高度专业化的指令系统；
模块化结构设计； 先进的IC工艺； 功耗低、抗核辐射能力的静电设计方法。
2019/1/12
DSP技术及其应用
32未长操作数指令
同时读入2或3个操作数 能并行存储和并行加载的算术指令 条件存储指令 从中断快速返回
2019/1/12
DSP技术及其应用
7
片内外设（片内外围电路）
On-Chip Peripherals
片内外设是集成在芯片内部的与外部设备进行信息交 换的功能模块，一般包含I/O,A/D，串行通信等功能 模块 软件可编程等待状态发生器 可编程分区转换逻辑电路 时钟发生器 全双工串口、时分多路串口、缓冲串口 8位并行接口（HPI) 总线保持器、外部总线关断控制
2019/1/12
DSP技术及其应用
16
3. 桶形移位器
2019/1/12
DSP技术及其应用
17
4. 辅助寄存器算术单元
‘C54x通过使用两个辅助寄存器算术单元（ARAU0 和ARAU1），每周期能产生两个数据存储器地址。 PB总线能把存储在程序空间的数据操作数（如系数表） 传送到乘法器和加法器中进行乘/累加运算，或者在数 据移动指令（MVPD和READA）中传送到数据空间。 这种能力再加上双操作数读的特性，支持单周期3操作 数指令的执行，如FIRS指令。 ‘C54x还有一组寻址片内外设的片内双向总线，通过 CPU接口中的总线交换器与DB和EB 相连接。对这组 总线的访问，需要两个或更多的机器周期来进行读和 写，具体所需周期数由片内外设的结构决定。
2019/1/12
DSP技术及其应用
1
移动电话芯片组的结构模式为 "DSP＋CPU＋ 多频(GSM和 CDMA 等)RF前端
2019/1/12
DSP技术及其应用
2
在欧洲的GSM制式的数字移动电话手机中，其基带处 理采用了以DSP为核心的CDSP专用芯片(包括DSP和模 拟处理)。 国内的研发者也用C54芯片完成了语音编解码和信道编 解码的功能，并把它们用于CDMA(IS-95)制式中。 DSP在数字移动通信中的应用，主要是进行数字基带信 号处理， 包括： 1. 信源编码和解码(语音编解码) 2. 信道编解码：卷积编码、块交织、维特比译码等 3. 调制解调：QDPSK，GMSK，BPSK/QPSK等 4. 其它：均衡、误差校正、加解密、校验等。
5
存储器
192K可寻址存储空间 片内ROM，可配置为程序/数据存储器 片内双RAM（DARAM) 片内单寻址RAM(SARAM)
C54X中的DARAM分成若干块，CPU可在一个机器周期 内对其寻址两次。
2019/1/12
DSP技术及其应用
6
指令系统
单周期重复和块指令重复 块存储器传送指令
2019/1/12
DSP技术及其应用
15
3. 桶形移位器
40位的桶形移位器是对一些操作进行定标和标准化 ‘C54x的桶形移位器有一个与累加器或数据存储器 （CB，DB）相连接的40-bit输入，和一个与ALU或 数据存储器（EB）相连接的40-bit输出。 桶形移位器能把输入的数据进行0到31bits的左移和0 到16bits的右移。 所移的位数由ST1中的移位数域（ASM）或被指定作 为移位数寄存器的暂存器（TREG）决定。
2019/1/12 DSP技术及其应用 12
1. ‘C54x的算术逻辑单元（ALU）： ‘C54x/’LC54x使用40-bit的算术逻辑单元（ALU） 和两个40-bit的累加器（ACCA和ACCB）来完成二进 制补码的算术运算。同时ALU也能完成布尔运算。 ALU可使用以下输入：
2019/1/12 DSP技术及其应用 8
TMS320C542功 能框图
2019/1/12
DSP技术及其应用
9
TMS320C54X的内部硬件组成框图
2019/1/12
DSP技术及其应用
10
各种读/写访问总线使用一览表
பைடு நூலகம்
2019/1/12
DSP技术及其应用
11
2.2 中央处理单元
对所用的C54X器件，中央处理单元（CPU)是通 用的。基本组成如下： 40位的算术逻辑单元（ALU) 2个40位的累加器 移位－16～30位的桶形移位器 比较、选择和存储单元（CSSU) 指数编码器 CPU状态和控制寄存器
2019/1/12
DSP技术及其应用
18
辅 助 寄 存 器 算 术 单 元
2019/1/12 DSP技术及其应用 19
5. 乘法器/加法器单元
乘法器/加法器与一个40-bit的累加器在一个单指令周期里完成 17x17-bit的二进制补码运算。乘法器/加法器单元由以下部分组成： 乘法器，加法器，带符号/无符号输入控制，小数控制，零检测器， 舍入器（二进制补码），溢出/饱和逻辑和暂存器（TREG）。
2019/1/12 DSP技术及其应用 13
ALU框图：
2019/1/12
DSP技术及其应用
14
2. 累加器：
累加器ACCA和ACCB存放从ALU或乘法器/加法器单元 输出的数据，累加器也能输出到ALU或乘法器/加法器中。 执行MIN和MAX指令或并行指令LD||MAC时，一个累加 器加载数据，另一个完成运算 保护位作为计算时的头区(Head margin),用作数据位余量， 以防止自相关等迭代运算时溢出 A和B不同之处:A的高16位可作为乘/加单元的一个输入
4
一. TMS32OC54X的主要特性
CPU
•
•
• • • •
多总线结构（1条程序总线、3条数据总线和4条地址 总线) 40位ALU，包括一个40位桶形移位寄存器和2个独立 的40位累加器； 17×17位的并行乘法器 比较、选择、存储单元（CSSU) 指数编码器 双地址生成器
2019/1/12
DSP技术及其应用
16-bit的立即即数 从数据存储器读出的 16-bit字 暂存器T中的16-bit值 从数据存储器读出的两个16-bit字 从数据存储器读出的一个32-bit字 从其中一个累加器输出的40-bit值
ALU能起两个16-bit ALUs的作用，且在状态寄存器 ST1中的C16位置1时，可同时完成两个16-bit运算
3
2.1 ’ C54x DSP的主要特点
采用修正哈佛结构，片内共有8条总线； 高度并行和带有专用硬件逻辑硬件设计；
高度专业化的指令系统；
模块化结构设计； 先进的IC工艺； 功耗低、抗核辐射能力的静电设计方法。
2019/1/12
DSP技术及其应用
32未长操作数指令
同时读入2或3个操作数 能并行存储和并行加载的算术指令 条件存储指令 从中断快速返回
2019/1/12
DSP技术及其应用
7
片内外设（片内外围电路）
On-Chip Peripherals
片内外设是集成在芯片内部的与外部设备进行信息交 换的功能模块，一般包含I/O,A/D，串行通信等功能 模块 软件可编程等待状态发生器 可编程分区转换逻辑电路 时钟发生器 全双工串口、时分多路串口、缓冲串口 8位并行接口（HPI) 总线保持器、外部总线关断控制
2019/1/12
DSP技术及其应用
16
3. 桶形移位器
2019/1/12
DSP技术及其应用
17
4. 辅助寄存器算术单元
‘C54x通过使用两个辅助寄存器算术单元（ARAU0 和ARAU1），每周期能产生两个数据存储器地址。 PB总线能把存储在程序空间的数据操作数（如系数表） 传送到乘法器和加法器中进行乘/累加运算，或者在数 据移动指令（MVPD和READA）中传送到数据空间。 这种能力再加上双操作数读的特性，支持单周期3操作 数指令的执行，如FIRS指令。 ‘C54x还有一组寻址片内外设的片内双向总线，通过 CPU接口中的总线交换器与DB和EB 相连接。对这组 总线的访问，需要两个或更多的机器周期来进行读和 写，具体所需周期数由片内外设的结构决定。
2019/1/12
DSP技术及其应用
1
移动电话芯片组的结构模式为 "DSP＋CPU＋ 多频(GSM和 CDMA 等)RF前端
2019/1/12
DSP技术及其应用
2
在欧洲的GSM制式的数字移动电话手机中，其基带处 理采用了以DSP为核心的CDSP专用芯片(包括DSP和模 拟处理)。 国内的研发者也用C54芯片完成了语音编解码和信道编 解码的功能，并把它们用于CDMA(IS-95)制式中。 DSP在数字移动通信中的应用，主要是进行数字基带信 号处理， 包括： 1. 信源编码和解码(语音编解码) 2. 信道编解码：卷积编码、块交织、维特比译码等 3. 调制解调：QDPSK，GMSK，BPSK/QPSK等 4. 其它：均衡、误差校正、加解密、校验等。
5
存储器
192K可寻址存储空间 片内ROM，可配置为程序/数据存储器 片内双RAM（DARAM) 片内单寻址RAM(SARAM)
C54X中的DARAM分成若干块，CPU可在一个机器周期 内对其寻址两次。
2019/1/12
DSP技术及其应用
6
指令系统
单周期重复和块指令重复 块存储器传送指令
2019/1/12
DSP技术及其应用
15
3. 桶形移位器
40位的桶形移位器是对一些操作进行定标和标准化 ‘C54x的桶形移位器有一个与累加器或数据存储器 （CB，DB）相连接的40-bit输入，和一个与ALU或 数据存储器（EB）相连接的40-bit输出。 桶形移位器能把输入的数据进行0到31bits的左移和0 到16bits的右移。 所移的位数由ST1中的移位数域（ASM）或被指定作 为移位数寄存器的暂存器（TREG）决定。
2019/1/12 DSP技术及其应用 12
1. ‘C54x的算术逻辑单元（ALU）： ‘C54x/’LC54x使用40-bit的算术逻辑单元（ALU） 和两个40-bit的累加器（ACCA和ACCB）来完成二进 制补码的算术运算。同时ALU也能完成布尔运算。 ALU可使用以下输入：
2019/1/12 DSP技术及其应用 8
TMS320C542功 能框图
2019/1/12
DSP技术及其应用
9
TMS320C54X的内部硬件组成框图
2019/1/12
DSP技术及其应用
10
各种读/写访问总线使用一览表
பைடு நூலகம்
2019/1/12
DSP技术及其应用
11
2.2 中央处理单元
对所用的C54X器件，中央处理单元（CPU)是通 用的。基本组成如下： 40位的算术逻辑单元（ALU) 2个40位的累加器 移位－16～30位的桶形移位器 比较、选择和存储单元（CSSU) 指数编码器 CPU状态和控制寄存器
2019/1/12
DSP技术及其应用
18
辅 助 寄 存 器 算 术 单 元
2019/1/12 DSP技术及其应用 19
5. 乘法器/加法器单元
乘法器/加法器与一个40-bit的累加器在一个单指令周期里完成 17x17-bit的二进制补码运算。乘法器/加法器单元由以下部分组成： 乘法器，加法器，带符号/无符号输入控制，小数控制，零检测器， 舍入器（二进制补码），溢出/饱和逻辑和暂存器（TREG）。
2019/1/12 DSP技术及其应用 13
ALU框图：
2019/1/12
DSP技术及其应用
14
2. 累加器：
累加器ACCA和ACCB存放从ALU或乘法器/加法器单元 输出的数据，累加器也能输出到ALU或乘法器/加法器中。 执行MIN和MAX指令或并行指令LD||MAC时，一个累加 器加载数据，另一个完成运算 保护位作为计算时的头区(Head margin),用作数据位余量， 以防止自相关等迭代运算时溢出 A和B不同之处:A的高16位可作为乘/加单元的一个输入
4
一. TMS32OC54X的主要特性
CPU
•
•
• • • •
多总线结构（1条程序总线、3条数据总线和4条地址 总线) 40位ALU，包括一个40位桶形移位寄存器和2个独立 的40位累加器； 17×17位的并行乘法器 比较、选择、存储单元（CSSU) 指数编码器 双地址生成器
2019/1/12
DSP技术及其应用
16-bit的立即即数 从数据存储器读出的 16-bit字 暂存器T中的16-bit值 从数据存储器读出的两个16-bit字 从数据存储器读出的一个32-bit字 从其中一个累加器输出的40-bit值
ALU能起两个16-bit ALUs的作用，且在状态寄存器 ST1中的C16位置1时，可同时完成两个16-bit运算