数字逻辑与数字系统
数字逻辑与数字系统设计课程设计
数字逻辑与数字系统设计课程设计一、课程设计背景数字逻辑与数字系统设计课程介绍了数字电路的基本概念、设计和分析方法。
数字逻辑是电子技术中非常重要的一部分，广泛应用于计算机、通信、自动化控制、计算器、游戏机等电子产品。
通过本课程的学习，学生将掌握数字逻辑和数字系统设计的基本原理和方法。
二、课程设计内容本次数字逻辑与数字系统设计课程设计主要分为以下几个部分：1.实验一：Karnaugh图和逻辑多路选择器设计实验2.实验二：数字逻辑电路的组合设计实验3.实验三：数字电路的时序设计实验4.实验四：数字系统设计实验5.实验五：数字逻辑综合设计实验实验一：Karnaugh图和逻辑多路选择器设计实验通过本实验，学生将学会运用Karnaugh图方法设计简单的逻辑电路，掌握最小化布尔函数的方法。
同时，学生将学习多路选择器的设计方法，掌握多路选择器的应用技巧。
实验二：数字逻辑电路的组合设计实验通过本实验，学生将学习的是数字逻辑电路的组合设计方法，包括基本逻辑门和复杂逻辑电路的设计技术。
同时，学生还将掌握基本电路的仿真方法，通过仿真软件对电路进行验证。
实验三：数字电路的时序设计实验在本实验中，学生将掌握数字电路的时序设计方法，了解时序电路的作用、分类和基本原理。
同时，学生将学习数字电路时序仿真的方法，能够进行基本时序电路模拟。
实验四：数字系统设计实验在本实验中，学生将学习数字系统设计的基本方法和过程，包括总体结构设计、输入输出接口的设计、存储器的设计等；同时，学生还将了解数字系统的仿真和测试方法，对设计的数字系统进行仿真和测试。
实验五：数字逻辑综合设计实验在本实验中，学生将通过数字逻辑综合设计，掌握数字逻辑综合应用技巧，并能够在实践中学习根据需求进行电路综合的方法。
三、课程设计特点本次数字逻辑与数字系统设计课程设计不仅注重理论教学，更加强调实践教学，特点如下：1.注重实验教学，对学生的动手能力和实践能力进行提高。
2.充分利用仿真软件进行电路设计和验证，使学生在熟悉实际电路设计方法的同时，也能提高计算机仿真的技能和水平。
11级数字逻辑与数字系统练习题答案
页眉内容1．一位十六进制数可以用 C 位二进制数来表示。
2．十进制数25用8421BCD 码表示为 B 。
3. 以下表达式中符合逻辑运算法则的是 D 。
A . １B . ２C . ４D . 16 A .10 101 B .0010 0101 C . D .10101 A .C ·C =C 2 B .1+1=10 C .0<1 D .A +1=14. 当逻辑函数有n 个变量时，共有 D 个变量取值组合？ 5．A+BC= C 。
6．在何种输入情况下，“与非”运算的结果是逻辑0。
DA. nB. 2nC. n 2D. 2n A .A +B B.A +C C.（A +B ）（A +C ） D.B +C A ．全部输入是0 B.任一输入是0 C.仅一输入是0 D.全部输入是17. 以下电路中可以实现“线与”功能的有 C 。
8．以下电路中常用于总线应用的有 A 。
A .与非门B .三态输出门C .集电极开路门D . C M O S 与非门 A .T S L 门 B .O C 门 C . 漏极开路门D .C M O S 与非门9．若在编码器中有50个编码对象，则要求输出二进制代码位数为 B 位。
10.一个16选一的数据选择器，其地址输入（选择控制输入）端有 C 个。
A .5B .6C .10D .50 A .1 B .2 C .4 D .1611．四选一数据选择器的数据输出Y 与数据输入X i 和地址码A i 之间的逻辑表达式为Y = A 。
A .3X A A X A A X A A X A A 01201101001+++B .001X A AC .101X A AD .3X A A 0112.一个8选一数据选择器的数据输入端有 E 个。
A .1B .2C .3D .4E .813．在下列逻辑电路中，不是组合逻辑电路的有 D 。
A .译码器B .编码器C .全加器D .寄存器14．八路数据分配器，其地址输入端有 c 个。
《数字逻辑与数字系统》期末考试试题(A)
北京邮电大学2008——2009学年第一学期《数字逻辑与数字系统》期末考试试题（A ）考试注意事项一、学生参加考试须带学生证或学院证明，未带者不准进入考场。
学生必须按照监考教师指定座位就坐。
二、书本、参考资料、书包等物品一律放到考场指定位置。
三、学生不得另行携带、使用稿纸，要遵守《北京邮电大学考场规则》，有考场违纪或作弊行为者，按相应规定严肃处理。
四、学生必须将答题内容做在试题答卷上，做在草稿纸上一律无效。
五、学生的姓名、班级、学号、班内序号等信息由教材中心统一印制。
考试 课程 数字逻辑与数字系统 考试时间 2009年1月13日 题号 一 二 三 四 五 六 七 八 总分满分 10 20 10 10 10 12 14 14 得分 阅卷 教师一、选择题（每小题1分，共10分。
）1． )D C B (B )B A (A F ++++==( )A .B B . A+BC . 1D .AB2．同步时序电路和异步时序电路比较，其差异在于后者（ ） A . 没有稳定状态 B . 没有统一的时钟脉冲控制 C . 输入数据是异步的 D . 输出数据是异步的 3．（10000011）8421BCD 的二进制码为（ ）。
A .( 10000011)2B .(10100100)2C . (1010011)2D . (11001011)24． 74LS85为四位二进制数据比较器。
如果只进行4位数据比较，那么三个级联输入端a<b 、a>b 、a=b 应为（ ）。
A . a<b 接地，a>b 接地，a=b 接地B . a<b 接高电平，a>b 接高电平，a=b 接高电平C . a<b 接高电平，a>b 接高电平，a=b 接地5． N 个触发器可以构成能寄存（ ）位二进制数码的寄存器。
A. NB. 2NC. 2ND. N 26．时序电路中对于自启动能力的描述是（ ）。
A . 无效状态自动进入有效循环，称为具有自启动能力。
《数字逻辑与数字系统》教学大纲
《数字逻辑与数字系统》教学大纲一、使用说明（一）课程性质《数字逻辑与数字系统》是计算机科学与技术专业的一门专业基础课。
（二）教学目的通过本课程的学习，可以使学生熟悉数制与编码,逻辑函数及其化简,集成逻辑部件,中大规模集成组合逻辑构件。
掌握组合逻辑电路分析和设计，同步时序逻辑电路分析和设计，异步时序逻辑电路分析和设计；中规模集成时序逻辑电路分析和设计。
了解可编程逻辑器件，数字系统设计，数字系统的基本算法与逻辑电路实现，VHDL语言描述数字系统。
为专业课的学习打下坚实的基础。
（三）教学时数本课程理论部分总授课时数为68课时。
（四）教学方法理论联系实际，课堂讲授。
（五）面向专业计算机科学与技术专业。
二、教学内容第一章数制与编码（一）教学目的与要求通过本章学习使学生掌握数制的表示及转换，二进制数的算术运算,二进制码，原码、补码、反码。
（二）教学内容模拟信号，数字信号，数制的表示及转换，二进制数的算术运算,二进制码，原码、补码、反码。
重点与难点：数制，二进制码，逻辑运算，逻辑代数的基本定律和规则，逻辑函数的化简。
第一节进位计数制1、十进制数的表示2、二进制数的表示3、其它进制数的表示第二节数制转换1、二进制数与十进制数的转换2、二进制数与八进制数、十六进制数的转换第三节带符号数的代码表示1、真值与机器数2、原码3、反码4、补码5、机器数的加、减运算6、十进制数的补数第四节码制和字符的代码表示1、码制2、可靠性编码3、字符代码（三）教学方法与形式课堂讲授。
（四）教学时数2课时。
第二章逻辑代数与逻辑函数（一）教学目的与要求通过本章学习使学生掌握逻辑代数的基本运算,逻辑代数的基本公式、定理及规则。
逻辑函数表达式的形式与转换方法，逻辑函数的代数法及卡诺图法化简。
（二）教学内容逻辑代数的基本运算、基本公式、定理及规则。
逻辑函数表达式的形式与转换方法，逻辑函数的代数法及卡诺图法化简。
重点与难点：逻辑代数的公式、定理及规则。
数字逻辑与数字系统智慧树知到课后章节答案2023年下天津大学
数字逻辑与数字系统智慧树知到课后章节答案2023年下天津大学天津大学第一章测试1.十进制数(119)10转换为八进制数是答案:1672.十六进制数（1C4）16转换成十进制数是答案:4523.n个变量可以构成（）个最大项或最小项答案:4.负二进制数的补码等于答案:反码加15.已知输入A、B和输出Y的波形如图所示，能实现此波形的门电路是（）答案:同或门6.补码由原码按位取反加1答案:错7.增加位宽的方法有零扩展和符号扩展两种答案:对8.相同功能的逻辑门中扇入数越多，逻辑门越复杂答案:对9.两输入的逻辑门包括答案:或门;异或门;与门10.关于二进制的相关说法正确的是答案:零扩展的负数会变化;用补码实现原码的减法;原码不能计算负数加法第二章测试1.下列逻辑等式中不成立的是答案:2.布尔代数的与或非，运算优先级是 ( )答案:非>与>或3.关于无关项X，说法错误的是（）答案:所有无关项X一定出现在最简表达式的圈中4.布尔代数就是二值数学运算（）答案:错5.组合逻辑电路是无记忆的 ( )答案:对6.卡诺图的编码采用格雷码 ( )答案:对7.译码器具有N个输入和2N个输出，且输出具有独热性( )答案:对8.关于组合逻辑电路说法正确的是（）答案:组合逻辑电路的输出仅仅取决于当前输入;大的组合逻辑电路可以由小的组合逻辑电路构成;组合逻辑电路是无记忆的;组合逻辑电路不包含回路9.下列表达式成立的是（）答案:AB = BA;B(B+C) = B;A+B=B+A10.卡诺图的画圈原则中，说法正确的是( )答案:质主蕴含项一定出现在最简解中;最简表达式一定含有最少的圆圈数目;质主蕴含项一定是能圈的最大圈;最简表达式中有时都是非质主蕴含项第三章测试1.64位行波进位加法器的延迟为（）。
假设全加器的延迟是450ps。
答案:28.8ns2.在SystemVerilog模块中定义一个端口必须指明哪些要素（）。
答案:方向;名字3.logic类型的变量会被综合为（）电路。
数字逻辑与数字系统设计考研专业课资料
数字逻辑与数字系统设计考研专业课资料数字逻辑与数字系统设计是计算机科学与技术、电子信息工程等专业中的一门重要的基础课程。
它主要涉及数字电路、逻辑门、组合逻辑与时序逻辑等内容。
在考研中，该课程的内容通常需要通过理论学习与实践操作相结合的方式进行掌握。
本文将介绍一些数字逻辑与数字系统设计考研专业课的学习资料，并分享一些学习方法和技巧。
一、教材推荐在数字逻辑与数字系统设计考研专业课的学习过程中，选择适合自己的教材非常重要。
这里给大家推荐几本经典的教材：《数字逻辑与计算机设计》（M. Morris Mano）和《计算机体系结构与设计（原书第5版）》（David A. Patterson, John L. Hennessy）。
这两本教材都是权威、经典而且内容丰富，在考研复习中起到很好的参考作用。
二、学习方法与技巧1. 制定学习计划：在学习数字逻辑与数字系统设计时，制定一个详细的学习计划非常重要。
合理地安排每天的学习时间和任务，将课程内容分模块进行学习，有针对性地进行复习与巩固。
2. 多做习题：数字逻辑与数字系统设计是一门注重实践操作的课程，因此多做习题是非常必要的。
通过做习题，可以提高对知识点的理解和记忆，并加深对实际应用的认识。
3. 注重实践操作：数字逻辑与数字系统设计的主要内容是数字电路的设计与实现，因此注重实践操作是非常重要的。
通过使用实验箱、逻辑分析仪等工具，进行实际的数字电路搭建和测试，能够更好地掌握相关知识。
4. 制作笔记与总结：在学习的过程中，适当制作笔记和总结非常有益。
通过整理和梳理知识点，可以加深对知识的理解和记忆，并方便日后的复习与回顾。
5. 寻求帮助：如果在学习过程中遇到困难或疑惑，不要犹豫，应该及时向老师或同学请教。
寻求帮助可以更快地解决问题，提高学习效果。
三、学习资源推荐除了教材外，还有一些其他的学习资源能够帮助我们更好地学习数字逻辑与数字系统设计。
这里推荐几个值得关注的资源：1. Mooc课程：很多在线教育平台都提供了数字逻辑与数字系统设计的相关课程，比如Coursera、edX等。
数字逻辑与数字系统第四版课后答案
第一章开关理论基础1.将下列十进制数化为二进制数和八进制数十进制二进制八进制49 110001 6153 110101 65127 1111111 177635 1001111011 11737.493 111.1111 7.7479.43 10011001.0110111 231.3342.将下列二进制数转换成十进制数和八进制数二进制十进制八进制1010 10 12111101 61 751011100 92 1340.10011 0.59375 0.46101111 47 5701101 13 153.将下列十进制数转换成8421BCD码1997=0001 1001 1001 011165.312=0110 0101.0011 0001 00103.1416=0011.0001 0100 0001 01100.9475=0.1001 0100 0111 01014.列出真值表，写出X的真值表达式A B C X0 0 0 00 0 1 00 1 0 00 1 1 11 0 0 01 0 1 11 1 0 11 1 1 1 X=A BC+A B C+AB C+ABC 5.求下列函数的值当A,B,C为0,1,0时：A B+BC=1(A+B+C)(A+B+C)=1(A B+A C)B=1当A,B,C为1,1,0时：A B+BC=0(A+B+C)(A+B+C)=1(A B+A C)B=1当A,B,C为1,0,1时：A B+BC=0(A+B+C)(A+B+C)=1(A B+A C)B=06.用真值表证明下列恒等式(1) (A⊕B)⊕C=A⊕(B⊕C)A B C (A⊕B)⊕C A⊕(B⊕C)0 0 0 0 00 0 1 1 10 1 0 1 10 1 1 0 01 0 0 1 11 0 1 0 01 1 0 0 01 1 1 1 1所以由真值表得证。
（2）A⊕B⊕C=A⊕B⊕CA B C A⊕B⊕C A⊕B⊕C0 0 0 1 10 0 1 0 00 1 0 0 00 1 1 1 11 0 0 0 01 0 1 1 11 1 0 1 11 1 1 0 07.证明下列等式（1）A+A B=A+B证明：左边= A+A B=A(B+B)+A B=AB+A B+A B=AB+A B+AB+A B=A+B=右边(2)ABC+A B C+AB C=AB+AC证明：左边= ABC+A B C+AB C= ABC+A B C+AB C+ABC=AC(B+B )+AB(C+C ) =AB+AC =右边（3） E D C CD A C B A A )(++++=A+CD+E 证明：左边=E D C CD A C B A A )(++++ =A+CD+A B C +CD E =A+CD+CD E =A+CD+E =右边（4） C B A C B A B A ++=C B C A B A ++ 证明：左边=C B A C B A B A ++=C B A C AB C B A B A +++)( =C B C A B A ++=右边8.用布尔代数化简下列各逻辑函数表达式9.将下列函数展开为最小项表达式 (1) F(A,B,C) =Σ(1,4,5,6,7)(2) F(A,B,C,D) = Σ(4,5,6,7,9,12,14) 10.用卡诺图化简下列各式（1）C AB C B BC A AC F +++=化简得F=C(2)C B A D A B A D C AB CD B A F++++=F=D A B A +（3） F(A,B,C,D)=∑m (0,1,2,5,6,7,8,9,13,14)化简得F=D BC D C A BC A C B D C ++++ (4) F(A,B,C,D)=∑m (0,13,14,15)+∑ϕ(1,2,3,9,10,11)化简得F=AC AD B A ++11.利用与非门实现下列函数，并画出逻辑图。
数字逻辑与数字系统 逻辑代数基础
4. 逻辑门的使能和禁止特性
14
逻 辑 门 的 使 能 和 禁 止 特 性
4. 逻辑门的使能和禁止特性
1）与门
与门被禁止
与门被使能
与门的使能与禁止运算真值表 A 0 B 0 Y=AB 0
0
1 1
1
0 1
0
0 1
Y=0 禁止 Y=B 使能
15
逻 辑 门 的 使 能 和 禁 止 特 性
异或、同或运算真值表(异或与同或互为取非运算) A
0
B
0
F=AB
0
F=AB +A B
0
F=A ⊙ B
1
F=A B +AB
1
0
1 1
1
0 1
1
1 0
1
1 0
0
0 1
0
0 1
IEEE/ANSI符号
异或门 XOR 同或门 XNOR
A B A B =1 F
国际符号
F
惯用符号
A B
A B F
A B
A B
A B
A B
=1 F
=
F
F
=
F
⊙
F
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正 逻 辑 和 负 逻 辑
正逻辑和负逻辑
通常规定：
高电平代表1，低电平代表0，是正逻辑(高电平有效) 高电平代表0，低电平代表1，是负逻辑(低电平有效) 本书中如无特殊声明，均指正逻辑。 对同一个逻辑电路，从正逻辑和负逻辑的角度分析，其表达的逻辑 关系是不一样的。 例如一个逻辑电路在正逻辑分析时是一个与门电路，而使用负 逻辑分析时则成为一个或门电路。 负逻辑门的逻辑符号和正逻辑门的逻辑符号画法一样，但要在输入 端和输出端分别加上一个小圆圈，以便区别于正逻辑门。
08数字系统4-1
如需要，采用位与字同时扩展的方法扩大RAM的容量。
35
示例
[例] 静态RAM 2112(256×4)芯片的逻辑符号如图 所示。 1．用多少片RAM 2112芯片能组成 1K×8的RAM? 2．寻址1K×8内存单元需用多少 根地址线? 3．画出1K×8RAM的接线图。
按地址方式寻址。随机存取。类似寄存器堆 易失型存储器: 掉电后，所存数据全部丢失。 根据生产工艺，RAM分为双极型和MOS型两类。 双极型RAM速度高，工艺复杂，功耗大，集成度低，
用于高速工作场合。 MOS型RAM分为静态MOS和动态MOS，工艺简单，
成本低，功耗小，集成度高，速度稍低。
18
16
4.2 随机读写存储器
数字信息在运算或处理过程中，需要对各种信息进 行存储。存储器包括两大类，一类是只读存储器 （ROM)，一类是随机访问存储器(RAM)。
RAM的结构、特点和工作原理 地址译码方法 存储元结构 存储容量的扩展*
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随机读写存储器
RAM的功能和特点
随机存取存储器（RAM） 能进行读／写操作。随机 从存储单元中读出或写入数据（访问） 。
寄存器数据从端口A和端口B读出。 控制信号WRB有效时为寄存器写入. 存入数据按B地址写
入指定的寄存器。
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特殊存储部件--寄存器队列 •若干个寄存器串连并先进先出（FIFO） •小型存储部件 •空队列：队列中无数据。 •队列未满：数据移位 •数据满:先进先出（FIFO） •应用：流水线
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64X4寄存器队列组成框图
第一章 数字系统概述及数字逻辑
十进制数
十进制数的特点是： （1）由十个数码0~9组成。 （2）基数是10，运算规则是逢十进一。 （3）在小数点左边，从右至左各位的位权依次是：100、101、102、103 等；在小数点右边，从左至右各位的位权依次是：10-1、10-2、10-3、 10-4等。
任意一个十进制数，都可以用位权展开式表示为： 例：(826.78)10=8×102+2×101+6×100+7×10-1+8×10-2
任意一个八进制数，都可以用位权展开式表示为：
例：(723.24)2=7×82+2×81+3×80+2×8-1+4×8-2
十六进制数
十六进制数的特点是： （1）由十六个数码0~9及A~F组成 。 （2）基数是16，运算规则是逢十六进一 。 （3）在小数点左边，从右至左各位的位权依次是：160、161、162、163 等；在小数点右边，从左至右各位的位权依次是：16-1、16-2、16-3、 16-4等 。
缺点：当逻辑函数比较复杂时，很难直接从变量的取值情况看出函数 的值，不够直观。
2.真值表 把变量的各种可能取值与相应的函数值，用表格的形式一一列举出来。 真值表左边列出逻辑输入变量的所有取值组合，取值按二进制数大小 顺序排列；右边列出相应的逻辑函数值。 例如： 优点：详尽记录了逻辑问题的功能，直观明了。
补码表示对于加减运算十分 方便，因此目前机器中广泛 采用
正数：A = |A|，负数：A=-|A|
1.2.4 常用编码
用二进制数表示文字、符号等信息的过程为二进制编码。 余三码 = 8421码+3 1．二—十进制编码（BCD码） 常用的有8421BCD码、2421BCD码、5211BCD码、余3码等
数字逻辑与数字系统设计
数字逻辑与数字系统设计数字逻辑与数字系统设计是计算机科学领域的重要基础知识，涉及到计算机硬件的运作原理和数字电路的设计。
本文将从数字逻辑的基本概念入手，逐步介绍数字系统设计的过程，并探讨常见的数字逻辑电路及其应用。
一、数字逻辑基础数字逻辑是研究数字信号的逻辑关系与运算的学科。
在计算机系统中，二进制的0和1被用于表示逻辑值，0代表假，1代表真。
数字逻辑中的基本逻辑运算有与、或、非、异或等。
通过这些运算，可以实现数字信号的处理和控制。
1. 与门与门是最基本的逻辑门之一，其输出只有在所有输入都为1时才为1，否则为0。
与门常用记号为“&”或“∧”。
2. 或门或门是另一种基本的逻辑门，其输出只有在至少一个输入为1时才为1，否则为0。
或门常用记号为“|”或“∨”。
3. 非门非门是最简单的逻辑门之一，其输出与输入相反。
非门常用记号为“¬”或“~”。
4. 异或门异或门是常用的逻辑门，其输出只有在输入不相同时才为1，否则为0。
异或门常用记号为“⊕”。
以上是数字逻辑中最基本的逻辑门，不同的逻辑门可以组合成更复杂的数字逻辑电路。
二、数字系统设计数字系统设计是将数字逻辑门和其他电子元件组合在一起，实现特定功能的过程。
在数字系统设计中，常用的设计方法是组合逻辑设计和时序逻辑设计。
1. 组合逻辑设计组合逻辑设计是指通过组合不同的逻辑门，根据输入产生特定的输出。
组合逻辑电路没有存储元件，只有输入和输出，输出仅取决于当前的输入。
2. 时序逻辑设计时序逻辑设计是指通过组合逻辑电路和存储元件，实现带有状态的数字系统。
时序逻辑电路的输出不仅与当前输入有关，还与之前的输入和存储元件的状态有关。
三、常见的数字逻辑电路及应用1. 加法器加法器是一种常见的数字逻辑电路，用于将两个二进制数相加。
全加器是一种常见的加法器，通过多个全加器的串联可以实现任意位数的加法运算。
2. 计数器计数器是一种递增或递减的数字逻辑电路，常用于计数和时序控制。
数字逻辑与数字系统课件
2、最小项表达式： （标准与-或表达式） 由函数值为1的变量取值对应的最小项相加构
成的与-或表达式
3、最小项代表符m i
序号i为最小项中的原变量取1，反变量取0， 按变量排序组成的二进制数对应的十进制数值。
4、最小项和式∑m
用最小项代表符m i构成的最小项表达式
F（A，B，C，…）= ∑m
例：14
相邻两列消去列变量。
AB AB AB AB C D2 C D6 CD14 CD10
相邻两行消去行变量。
A、B、C、D 取值 1
4、具有循环邻接性。
A、B、C、D 取值 0
1.4.2用卡诺图化简逻辑函数
一、由函数表达式写其卡诺图： 1、由最小项表达式写卡诺图
将表达式中出现的最小项所对应的卡诺图格 中填入“1”，其余格填“0”。 2、由非最小项表达式写卡诺图 将函数转换成与-或表达式，在每个乘积项的 变量范围内填入“1”，其余格填“0”。 3、具有无关项的函数的卡诺图
2.5.2数据选择器——多路开关
一、结构：多输入、单输出
输入端：使能控制（选通） 1个
：ST
路径选择控制
n个：An-1~A0
数据输入
2n个 ：D2n-1~D0
二、功能：当使能有效时（被选通），根据路径选择信
号从多路数据中选择一路给输出。
A1A0
应用：
D0
00
1、数据选择
D1
01
2、函数发生器
D2
10
现象。 F=AA，在A信号的上升沿(0->1)产生正脉冲冒险 F=A+A，在A信号的下降沿(1->0)产生负脉冲冒险
2.4.2消除竞争冒险的方法
1、增加选通信号P 当信号改变时，选通信号无效，封锁逻辑门; 当信号稳定后，选通信号才有效，允许逻辑门输
数字逻辑与数字系统(第四版)课后答案
第一章开关理论基础1.将下列十进制数化为二进制数和八进制数十进制二进制八进制49 110001 6153 110101 65127 1111111 177635 1001111011 11737.493 111.1111 7.7479.43 10011001.0110111 231.3342.将下列二进制数转换成十进制数和八进制数二进制十进制八进制1010 10 12111101 61 751011100 92 1340.10011 0.59375 0.46101111 47 5701101 13 153.将下列十进制数转换成8421BCD码1997=0001 1001 1001 011165.312=0110 0101.0011 0001 00103.1416=0011.0001 0100 0001 01100.9475=0.1001 0100 0111 01014.列出真值表，写出X的真值表达式A B C X0 0 0 00 0 1 00 1 0 00 1 1 11 0 0 01 0 1 11 1 0 11 1 1 1 X=A BC+A B C+AB C+ABC 5.求下列函数的值当A,B,C为0,1,0时：A B+BC=1(A+B+C)(A+B+C)=1(A B+A C)B=1当A,B,C为1,1,0时：A B+BC=0(A+B+C)(A+B+C)=1(A B+A C)B=1当A,B,C为1,0,1时：A B+BC=0(A+B+C)(A+B+C)=1(A B+A C)B=06.用真值表证明下列恒等式(1) (A⊕B)⊕C=A⊕(B⊕C)A B C (A⊕B)⊕C A⊕(B⊕C)0 0 0 0 00 0 1 1 10 1 0 1 10 1 1 0 01 0 0 1 11 0 1 0 01 1 0 0 01 1 1 1 1所以由真值表得证。
（2）A⊕B⊕C=A⊕B⊕CA B C A⊕B⊕C A⊕B⊕C0 0 0 1 10 0 1 0 00 1 0 0 00 1 1 1 11 0 0 0 01 0 1 1 11 1 0 1 11 1 1 0 07.证明下列等式（1）A+A B=A+B证明：左边= A+A B=A(B+B)+A B=AB+A B+A B=AB+A B+AB+A B=A+B=右边(2)ABC+A B C+AB C=AB+AC证明：左边= ABC+A B C+AB C= ABC+A B C+AB C+ABC=AC(B+B )+AB(C+C ) =AB+AC =右边（3） E D C CD A C B A A )(++++=A+CD+E 证明：左边=E D C CD A C B A A )(++++ =A+CD+A B C +CD E =A+CD+CD E =A+CD+E =右边（4） C B A C B A B A ++=C B C A B A ++ 证明：左边=C B A C B A B A ++=C B A C AB C B A B A +++)( =C B C A B A ++=右边8.用布尔代数化简下列各逻辑函数表达式9.将下列函数展开为最小项表达式 (1) F(A,B,C) =Σ(1,4,5,6,7)(2) F(A,B,C,D) = Σ(4,5,6,7,9,12,14) 10.用卡诺图化简下列各式（1）C AB C B BC A AC F +++=化简得F=C(2)C B A D A B A D C AB CD B A F++++=F=D A B A +（3） F(A,B,C,D)=∑m (0,1,2,5,6,7,8,9,13,14)化简得F=D BC D C A BC A C B D C ++++ (4) F(A,B,C,D)=∑m (0,13,14,15)+∑ϕ(1,2,3,9,10,11)化简得F=AC AD B A ++11.利用与非门实现下列函数，并画出逻辑图。
北邮数字逻辑与数字系统实验ppt
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实验四 简单时序电路
实验内容:
1.双D构成的二进制计数器：按设计接线， 将Q0，Q1，Q2，Q3复位；由时钟端CLK输 入单脉冲，记录输出状态；由时钟端CLK 输入连续脉冲，观测输出波形。 2.用74LS73构成一个二进制计数器，重做 内容1的实验。
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实验一 基本门电路与三态门
与非门逻辑电路：
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实验一 基本门电路与三态门
74LS00实验电路：
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实验一 基本门电路与三态门
或非门逻辑电路：
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实验一 基本门电路与三态门
数字逻辑与数字系统实验
北京邮电大学 计算机科学与技术学院系统结构实验室 2012年11月
TEC-5计算机组成与数字逻辑 实验系统简介
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TDS-1001数字存储示波器简介
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实验一 基本门电路与三态门
实验目的 ： 1. 掌握TTL与非门，或非门和异或门输入与 输出之间的逻辑关系； 2. 熟悉TTL中，小规模集成电路的外形，管 脚和使用方法； 3. 掌握三态门逻辑功能和使用方法； 4. 掌握用三态门构成总线的方法和特点； 5. 掌握TEC5数字电路实验系统的使用方法； 6. 初步学会用示波器测量简单数字波形。
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实验一 基本门电路与三态门
74LS125实验电路1：
数字逻辑与数字系统设计习题参考答案
2.3解：根据逻辑图可直接写出逻辑表达式：(a) F= ；(b) F=
解：设3个输入变量分别为A、B、C，输出为F，按题意，其中有奇数个为1，则输出F＝1，因此可写出其逻辑表达式为F= 。根据逻辑表达式可绘制逻辑习题2.3图如下：
习题2.3图
2.4解：根据逻辑图可直接写出逻辑表达式：(a) F= ；(b) F=
2.5解：
(1)若A+B=A+C,则B=C
不正确。若A=1，B和C为不同值（如B＝0，C＝1或B＝1，C＝0），A+B=A+C仍然成立。
(2)若AB=BC,则A=C
不正确。若B=0，A和C为不同值，等式仍然成立。
(3)若1+A=B,则A+AB=B
1.6(1)(117)8=(1001111)2=(79)10
(2)(7456)8=(111100101110)2=(3886)10
(3)(23765.64)8=(10 0111 1111 0101.1101)2=(10229.8125)10
(4)(0.746)8=(0.11111)2=(0.96875)10
W=A+BD+BCX= Y= Z=
= = = =
根据化简并变换后的逻辑表达式可绘制逻辑习题4-12图所示下：
4.13解：
//4.6的VerilogHDL描述
module ex6(a,b,s,f);//
input a,b,s;
output f;
assign f=(s?b:a);
endmodule
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数字逻辑与数字系统课程设计班级：计131学号：201358501144姓名：吴传文指导教师：沙丽杰2014年12月27~29日目录第一章功能简介 (2)正常计时： (2)整点报时： (2)校时： (2)暂停： (2)清零： (2)第二章总体结构框图 (2)第三章各模块框图 (2)第四章各模块VHDL程序 (3)第五章仿真图 (9)第六章下载检验 (10)第七章心得体会 (10)第一章功能简介正常计时：秒（16）、分（16）、小时（12）计数；秒计时的频率为1Hz，数码管用动态扫描实时显示计时的秒、分、小时。
整点报时：逢整点蜂鸣器在“15”分钟的第11、13、秒发频率为512Hz的低音，在“15”分钟的第15秒发频率为1024Hz的高音。
校时：校小时（K1＝1），显示小时数码管以4Hz的频率递增计数。
暂停：保持当前时间，暂态显示。
清零：清零当前时间，从零开始重新计时。
第二章总体结构框图第三章各模块框图1. 12和16进制框图2. 动显及蜂鸣器2 1第四章各模块VHDL程序libraryieee;use ieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entity fenpin1 isport(clk:instd_logic;clr:instd_logic;y:out std_logic_vector(1 downto 0);co:outstd_logic);end fenpin1;architecture fp1 of fenpin1 issignal q: std_logic_vector(1 downto 0);beginprocess(clk)beginif(clr='0') thenq<="00";co<='0';elsif(clk'event and clk='1') thenif(q="01") thenq<="00";co<='1';elseq<=q+1;co<='0';end if;end if;y<=q;end fp1;libraryieee;use ieee.std_logic_1164.all;entity mux2 isport(min,hz,kg:instd_logic;h:out std_logic);end mux2;architecture m2 of mux2 isbeginprocess(kg)beginif(kg='1') thenh<=hz;elseh<=min;end if;end process;end m2;libraryieee;use ieee.std_logic_1164.all; useieee.std_logic_unsigned.all; entityfenpin isport(clk:instd_logic;clr:instd_logic;y:out std_logic_vector(1 downto 0); co:outstd_logic);endfenpin;architecturefp of fenpin issignal q: std_logic_vector(1 downto 0); beginprocess(clk)beginif(clr='0') thenq<="00";co<='0';elsif(clk'event and clk='1') thenif(q="11") thenq<="00";co<='1';elseco<='0';end if;end if;y<=q;end process;endfp;libraryieee;use ieee.std_logic_1164.all; useieee.std_logic_unsigned.all;entity count_12 isport(clk:instd_logic;clr:instd_logic;msh:outstd_logic_vector(7 downto 4); msl:outstd_logic_vector(3 downto 0); co:outstd_logic);end count_12;architecture c12 of count_12 is signalqh:std_logic_vector(7 downto 4); signalql:std_logic_vector(3 downto 0); beginprocess(clk)beginif(clr='0') thenqh<="0000";ql<="0000";co<='0';elsif(clk'event and clk='1') thenif(qh="0001" and ql="0001") thenqh<="0000";ql<="0000";co<='1';elsif(ql="1001") thenqh<=qh+1;ql<="0000";co<='0';elseqh<=qh;ql<=ql+1;co<='0';end if;end if;msh<=qh;msl<=ql;end process;end c12;libraryieee;use ieee.std_logic_1164.all; useieee.std_logic_unsigned.all;entity count_16 isport(clk:instd_logic;clr:instd_logic;msh:outstd_logic_vector(7 downto 4); msl:outstd_logic_vector(3 downto 0); co:outstd_logic);end count_16;architecture c16 of count_16 is signalqh:std_logic_vector(7 downto 4); signalql:std_logic_vector(3 downto 0); beginprocess(clk)beginif(clr='0') thenqh<="0000";ql<="0000";co<='0';elsif(clk'event and clk='1') thenif(qh="0001" and ql="0101") thenqh<="0000";ql<="0000";co<='1';elsif(ql="1001") thenqh<=qh+1;ql<="0000";co<='0';elseqh<=qh;ql<=ql+1;co<='0';end if;end if;msh<=qh;msl<=ql;end process;end c16;libraryieee;use ieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entity alarm1 isport (min2,min1,sce2,sce1:in std_logic_vector(3 downto 0);clk1,clk2: in std_logic;q:out std_logic);end alarm1;architecture a1 of alarm1 isbeginprocess(sce1,sce2,clk1,clk2)beginif(min2="0001" and min1="0101") thenif ( sce2="0001"and sce1="0001") thenq<=clk1;elsif(sce2="0001" and sce1="0011") thenq<=clk1;elsif(sce2="0001" and sce1="0101") thenq<=clk2;elseq<='0';end if;elseq<='0';end if;end process;end a1;libraryieee;use ieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entity count_8 isport(clk:instd_logic;clr:instd_logic;y:out std_logic_vector(2 downto 0);co:outstd_logic);end count_8;architecture c8 of count_8 issignal q:std_logic_vector(2 downto 0);beginprocess(clk)beginifclr='0' thenq<="000";co<='0';elsif(clk'event and clk='1') thenif(q="111") thenq<="000";co<='1';elseq<=q+1;co<='0';end if;end if;y<=q;end process;end c8;libraryieee;use ieee.std_logic_1164.all;entity mux8_1 isport(h1,h0,m1,m0:in std_logic_vector(3 downto 0);s1,s0,k1,k2:instd_logic_vector(3 downto 0);sel:instd_logic_vector(2 downto 0);y:out std_logic_vector(3 downto 0));end mux8_1;architecture m8 of mux8_1 isbeginprocess(sel)beginif(sel="000") theny<=h1;elsif(sel="001") theny<=h0;elsif(sel="010") theny<=k1;elsif(sel="011") theny<=m1;elsif(sel="100") theny<=m0;elsif(sel="101") theny<=k2;elsif(sel="110") theny<=s1;elsif(sel="111") theny<=s0;end if;end process;end m8;libraryieee;use ieee.std_logic_1164.all;entity duan7 isport(cin :in std_logic_vector(3 downto 0);en : in std_logic;cout :out std_logic_vector(6 downto 0)); end duan7;architecturertl of duan7 isbeginprocess(cin,en)beginif(en='1')thencasecin iswhen"0000"=>cout<="1111110"; when"0001"=>cout<="0110000"; when"0010"=>cout<="1101101"; when"0011"=>cout<="1111001"; when"0100"=>cout<="0110011"; when"0101"=>cout<="1011011"; when"0110"=>cout<="1011111"; when"0111"=>cout<="1110000"; when"1000"=>cout<="1111111"; when"1001"=>cout<="1111011"; when others=>cout<="0000001";end case;end if;end process;endrtl;第五章仿真图12进制数字逻辑与数字系统第六章下载检验本实验涉及到两个输入1024hz和4hz分别作为蜂鸣器和秒位进制。