广工自动化学院-数电实验-题目：可编程逻辑器件FPGA(计数译码显示系统设计)
译码显示电路实验报告
一、实验目的1. 熟悉译码显示电路的基本原理和组成；2. 掌握译码器和显示器的功能及使用方法；3. 通过实验，验证译码显示电路的工作性能；4. 培养动手实践能力和团队协作精神。
二、实验原理译码显示电路是一种将数字信号转换为可直观显示的图形或字符的电路。
它主要由译码器和显示器两部分组成。
译码器将输入的数字信号转换为对应的控制信号，显示器则根据这些控制信号显示相应的图形或字符。
1. 译码器：译码器是一种多输入、多输出的组合逻辑电路，其作用是将输入的二进制代码转换为输出的一组控制信号。
常见的译码器有二进制译码器、十进制译码器等。
2. 显示器：显示器用于显示译码器输出的控制信号。
常见的显示器有七段显示器、液晶显示器等。
本实验采用七段显示器，它由七个独立的段组成，通过控制每个段的亮与灭，可以显示0-9的数字以及其他符号。
三、实验仪器与器材1. 实验箱；2. 译码器（例如：74LS47）；3. 显示器（例如：七段显示器）；4. 连接线；5. 示波器（可选）；6. 电源。
四、实验步骤1. 熟悉实验箱和实验器材，了解译码器和显示器的功能及使用方法。
2. 按照实验原理图连接译码器和显示器，确保连接正确无误。
3. 在译码器输入端输入二进制代码，观察显示器是否按照预期显示相应的数字或符号。
4. 调整译码器的输入代码，验证译码器的工作性能。
5. （可选）使用示波器观察译码器和显示器的信号波形，进一步分析电路工作原理。
6. 记录实验数据，撰写实验报告。
五、实验结果与分析1. 当译码器输入端输入二进制代码时，显示器按照预期显示相应的数字或符号。
2. 调整译码器的输入代码，显示器能够正确显示相应的数字或符号。
3. 通过实验，验证了译码显示电路的基本原理和组成，掌握了译码器和显示器的功能及使用方法。
4. 在实验过程中，注意观察译码器和显示器的信号波形，有助于理解电路工作原理。
六、实验总结1. 本实验成功实现了译码显示电路的基本功能，验证了译码器和显示器的工作性能。
可编程逻辑器件实验报告
一、实验目的通过本次实验，使学生掌握可编程逻辑器件（FPGA）的基本原理和操作方法，了解其结构特点和应用领域。
通过实验，培养学生动手实践能力和创新意识，提高学生运用FPGA进行数字系统设计和验证的能力。
二、实验原理可编程逻辑器件（FPGA）是一种高度集成的数字电路，具有可编程性、可扩展性和可重用性。
FPGA主要由可编程逻辑单元、可编程互连资源、时钟管理单元、I/O单元等组成。
通过编程，用户可以根据自己的需求定制FPGA内部逻辑结构，实现各种数字电路功能。
FPGA编程通常采用硬件描述语言（HDL），如VHDL或Verilog。
HDL描述了电路的功能和结构，通过编译和综合，生成FPGA内部的逻辑资源分配和互连关系。
实验中，我们将使用Quartus II软件进行FPGA编程和仿真。
三、实验内容1. FPGA基础操作（1）安装Quartus II软件，熟悉软件界面和基本操作。
（2）搭建FPGA实验平台，包括FPGA开发板、电源、连接线等。
（3）将FPGA开发板连接到计算机，进行硬件初始化和配置。
2. FPGA编程（1）使用VHDL或Verilog语言编写实验程序，实现简单的数字电路功能，如全加器、编码器、译码器等。
（2）将编写好的程序导入Quartus II软件，进行编译和综合。
（3）观察编译报告，检查程序语法错误和资源占用情况。
（4）进行仿真，验证程序功能是否正确。
3. FPGA下载与验证（1）将编译后的程序下载到FPGA芯片中。
（2）使用示波器或逻辑分析仪等工具，观察FPGA输出的波形，验证程序功能。
（3）根据实验要求，修改程序参数，优化电路性能。
四、实验步骤1. 搭建实验平台（1）将FPGA开发板连接到计算机，确保所有连接线正确。
（2）检查电源电压，确保FPGA芯片供电正常。
2. 编写程序（1）打开Quartus II软件，创建新工程。
（2）选择合适的HDL语言，编写实验程序。
（3）保存程序，并添加到工程中。
FPGA_计数与译码显示单元的设计
实验报告
电子班倪佳华 222009315220022
一．实验名称
原理图输入法进行计数与译码显示单元的设计
二．实验目的
1）掌握元件例化基本方法
2）加深原理图的绘制
三．实验原理
利用原有的led_decoder.vhd的VHDL语言文本设计文件生成
原理图符号，并调用Quartus II提供的库资源中的元件计数器
74160，完成设计与译码器相结合的设计。
四．实验过程
1）在实验2的led_decoder工程的基础下进行
2）新建原理图文件，放置元件，结果见图表1：
图表1
3）编译工程，查看RTL，见图表2
4）创建波形仿真文件，进行仿真，查看结果见图表3：
图表3
五．实验总结
注意事项：
（1）在一个工程中有多个实体的时候，在编译的时候要设置顶层实体为希望编译的那个
（2）多个波形仿真文件存在时，也要进行选择。
计数译码显示电路实验报告
计数译码显示电路实验报告实验目的：掌握编码与解码的基本原理和技术。
设计与实现一个计数译码显示电路。
提高电子电路设计与实验能力。
实验原理：计数译码显示电路是利用数字集成电路实现的一种数字计数显示方法。
它通过计数器将输入的时钟信号转化为二进制数码输出，然后通过译码器将二进制数码转为七段数码管的控制信号，从而使得七段数码管实现相应的数字显示。
实验器材：1.CD4017计数器芯片2.CD4511译码器芯片3.七段共阳数码管4.电阻、电容、电源、开关等实验步骤：1. 将CD4017计数器芯片的1脚连接到电源Vcc，16脚连接到地GND。
2.连接计数器的时钟输入脚13和复位输入脚15到电路中适当位置，并设置相应的电源和开关。
3. 将译码器CD4511的Vcc脚和GND脚连接到电源和地，将A、B、C、D四个输入脚连接到计数器的Q0-Q3输出脚。
4.将译码器的a、b、c、d、e、f、g七个输出脚连接到七段数码管的a、b、c、d、e、f、g控制脚。
5. 连接七段数码管的共阳脚到电源Vcc。
实验结果：通过调整计数器CD4017的时钟频率、复位电平和输入信号，我们可以观察到七段数码管显示出不同的数字，从0到9循环显示。
实验分析：计数译码显示电路利用计数器进行计数和译码器进行解码，通过将二进制数码转换为七段数码管的控制信号，实现了数字的显示。
实验中需要注意选择适当的电阻、电容等元器件，以确保电路的稳定工作。
另外，对于七段数码管的显示，还可以通过连接额外的译码器和复用技术进行更复杂的显示设计。
实验总结：通过本实验，我们掌握了计数译码显示电路的基本原理与设计方法，提高了对数字集成电路的理解和应用能力。
实验结果令人满意，并加深了对数字电路的认识。
在今后的学习和实践中，我们将继续加强对电子电路设计与实验的掌握，提高自己的技术水平。
fpga数码管显示实验原理
fpga数码管显示实验原理FPGA（Field-Programmable Gate Array）数码管显示实验是一种利用FPGA进行数字数码管显示控制的实验。
FPGA是一种可编程逻辑器件，可实现数字逻辑电路的设计与实现。
本实验的原理是通过FPGA控制数码管的亮灭状态和显示的数字，以实现不同数字的显示。
整个实验可以分为数字信号生成、数码管扫描和数码管显示三个模块。
1.数字信号生成模块数字信号生成模块是实现FPGA输出驱动数码管的主要模块。
FPGA的管脚可以设置为输入或输出。
在本实验中，FPGA的输出管脚和数码管的输入管脚相连，通过FPGA控制输出信号，驱动数码管显示对应数字。
数字信号生成的步骤如下：（1）设置FPGA的输出管脚为输出模式（输出高电平或低电平）；（2）通过FPGA内部逻辑电路产生或处理需要显示的数字信号；（3）将处理好的数字信号传输到FPGA输出管脚；（4）输出管脚通过外部的连接线连接到数码管的输入管脚。
2.数码管扫描模块数码管扫描模块是为了能够显示多位数字，需要对数码管进行扫描操作。
扫描操作的原理是通过快速切换数码管的亮灭状态来实现显示多个数字的效果。
数码管通常由多个数字显示单元组成，每个数字显示单元对应一个输入管脚，FPGA的输出信号控制数码管上的不同数字显示单元。
数码管扫描的步骤如下：（1）设置FPGA的输出管脚为输出模式；（2）产生一个使得一些数码管显示的数字信号；（3）通过控制FPGA输出管脚的电平状态来选择需要显示的数码管；（4）不断循环上述步骤，可以实现多个数码管显示的效果。
3.数码管显示模块数码管显示模块是实现数码管上显示特定数字的部分。
在本实验中，常用的是共阳数码管和共阴数码管。
共阳数码管需要将管脚接上Vcc电源，通过地线控制输出高电平使得数码管亮起。
共阳数码管的原理是通过控制对应的输出管脚输出低电平，控制数码管上的七段LED显示不同的数字。
共阴数码管则需要将管脚接上地线，通过Vcc电源控制输出高电平使得数码管亮起。
广工数字逻辑及系统设计实验
实验报告课程名称_数字逻辑及系统设计实验学生学院____计算机____________ 专业班级 _ 学号学生姓名指导教师年月日一、 实验目的1. 熟练掌握基本门电路的主要用途以及验证它们的逻辑功能。
2. 熟练掌握常用组合逻辑电路的基本原理及其逻辑电路功能。
3. 熟练掌握常用时序逻辑电路的基本原理及其逻辑电路功能。
4. 掌握Libero IDE 基于FPGA 的设计流程。
5. 熟悉FPGA 的设计与开发流程。
熟悉芯片烧录的流程及步骤。
二、 实验要求1. 要求每人能独立完成实验。
严禁抄袭。
2. 能独立搭建Libero IDE 软件基础环境，掌握FPGA 的开发流程。
3. 按照实验指导书中P56-69的实验步骤进行设计，每一步骤均需要截图显示。
4. 完成3次仿真（综合前，综合后，布局布线后），并将仿真波形截图显示。
5. 将程序烧录到Actel Proasic3 A3P030 FPGA 核心板，在数字逻辑及系统实验箱上完成连线，验证代码的正确性。
6. 纸制版的封面单面打印，其他页面必须双面打印。
全班刻一张光盘。
三、 实验内容1. 设计题目：用3-8译码器74HC138实现举重比赛的裁判表决电路的组合逻辑函数，写出模块代码和测试平台代码。
2. 74HC138功能表参照教材中P53表2-9，引脚图参照实验指导书中P30图2-16。
3. 把每一个步骤的实验结果截图，按实验指导书中P6图1-7中所列FPGA 引脚，手工分配引脚，最后通过烧录器烧录至FPGA 核心板上。
4. 按分配的引脚连线，实测相应功能并记录结果。
四、 实验结果与截图1. 模块及测试平台代码清单。
AC BC AB Y ++=2. 第一次仿真结果。
（将波形窗口背景设为白色．．，调整窗口至合适大小，使波形能完整显示，对窗口截图．．。
）3. 综合结果（截图．．）。
（将相关窗口调至合适大小，使RTL图能完整显示，对窗口截图。
）．．）。
回答输出信号是否有延迟，延迟时间约为多少答：有延迟, 延迟时间约为400ps5.第三次仿真结果（布局布线后）（截图．．）。
数字逻辑原理与FPGA设计课程设计
数字逻辑原理与FPGA设计课程设计一、前言数字逻辑与FPGA设计是电子信息工程领域中重要的基础课程。
本课程设计旨在让学生深入理解数字逻辑原理并将其应用于FPGA设计的实践中，提高学生的实践能力、创新能力和综合素质。
二、任务概述本次课程设计任务是设计一个8位计数器，能够实现自动计数和手动计数两种方式，并且实现在计数到特定值时自动停止计数的功能。
具体任务要求如下：2.1 模块设计设计一个包含以下五个模块的组合电路：•输入接口模块：包括计数器启动信号和计数方式选择信号两个输入信号。
•表计数模块：显示当前的计数值。
•计数控制模块：控制计数器的计数方向和停止计数。
•8位计数器模块：实现8位计数器的核心功能。
•自动重置模块：当计数值达到特定值时，自动重置计数器。
具体每个模块的设计需要根据具体需求来实现。
2.2 输入接口设计输入接口包括计数器启动信号和计数方式选择信号两个输入信号。
计数器启动信号为高电平有效信号，当计数器启动信号为高电平时，计数器开始工作。
计数方式选择信号为二进制信号，其中最低位选择自动计数或手动计数，次低位选择计数方向。
2.3 表计数模块设计表计数模块用于显示当前的计数值，以方便用户观察和使用。
计数值将以BCD码输出，同时显示在两个不同数码管上。
2.4 计数控制模块设计计数控制模块用于实现计数器的计数方向控制和停止计数功能。
计数方向控制信号包括加法计数和减法计数，停止计数信号表示计数器停止计数。
2.5 8位计数器模块设计8位计数器模块是本次课程设计的核心功能模块，用于实现基本的计数功能。
计数器顺序计数或者逆序计数，每次计数值递增或递减1。
2.6 自动重置模块设计当计数值达到特定值时，自动重置计数器。
这样可以方便地实现周期性计数功能。
三、实验流程3.1 硬件设计1.根据任务需求，完成每个模块的硬件设计。
2.所有硬件设计完成后，根据各模块的输入输出端口连接实现各个模块的组合电路设计。
3.2 Verilog代码实现1.根据硬件设计，编写各模块的Verilog代码。
数电数码管显示实训报告
一、实训目的本次数电数码管显示实训的主要目的是通过实际操作，让学生掌握数码管的基本原理、工作方式以及动态扫描显示电路的设计方法。
通过实训，学生能够熟练使用数码管进行数字显示，了解数码管驱动电路的设计和调试方法，并能够运用Verilog HDL语言进行层次化设计电路。
二、实训环境1. 实训仪器：数码管、数据选择器、可编程芯片（如FPGA/CPLD）、仿真软件（如ModelSim）、开发平台（如Quartus）等。
2. 实训内容：设计一个3位数码管动态扫描显示电路，显示学生学号的后3位数字。
提高性实验包括增加一个功能切换控制开关，以实现数码管显示数字的自动循环移位，以及其他显示功能。
三、实训原理数码管是一种常用的数字显示器件，分为七段数码管和十四段数码管。
本实训采用七段数码管，由七个LED灯组成，分别代表数字“0”至“9”以及部分字符。
数码管显示数字时，通过控制LED灯的亮灭来实现。
动态扫描显示电路利用了分时扫描技术，通过轮流点亮数码管的各个段，使得人眼感觉数码管同时显示多个数字。
动态扫描显示电路的关键在于控制各个数码管的显示时间以及段选信号的分配。
四、实训过程1. 设计电路原理图根据实训要求，设计一个3位数码管动态扫描显示电路的原理图。
电路包括数码管、数据选择器、可编程芯片以及时钟信号发生器等部分。
2. 编写Verilog HDL代码使用Verilog HDL语言编写数码管动态扫描显示电路的代码，实现电路的功能。
代码主要包括以下部分：（1）数码管段选信号发生器：产生数码管的段选信号，控制LED灯的亮灭。
（2）数码管位选信号发生器：产生数码管的位选信号，实现动态扫描。
（3）数据选择器：选择要显示的数字，并将其输出到数码管。
（4）时钟信号发生器：产生时钟信号，控制动态扫描的速度。
3. 仿真实验使用仿真软件对编写的Verilog HDL代码进行仿真实验，验证电路的功能。
观察仿真波形，确保电路能够正常工作。
大学数电实验计数译码显示电路
计数、译码、 计数、译码、显示电路
詹洪陈
实验目的
掌握二-十进制（BCD）码异步计数器的工作 原理及设计方法。 74LS90为2－5计数器。带有置6、置9端。可 实现多种进制的计数器。 熟悉二-十进制译码和显示电路的功能及应用。 掌握8-4-2-1码二-十进制计数器、译码器及显 示电路的测试方法。
（2）构成5421BCD加法计数器
接法：计数脉冲CP接CP1，Q3接CP0。 注意：当Q3有下跳沿时，Q0的状态才会 改 变。7490作5421计数器时，位权5，4，2，1 依次分布在输出端Q0、Q3、Q2、Q1。 当7490作5421计数器时，从Q0端输出的波 形其频率是CP的十分频，且是对称方波。
74LS90功能表
输入
CP0 CP1 R01 R02 R91 R92 Q3
输出
Q2 Q1 Q0
功能
X X
X X
1 0 0 0
0 1 0 0
0 1
0 0
ቤተ መጻሕፍቲ ባይዱ
0 0
0 1
异步置0 异步置9 8421BCD 5421BCD
CP Q0 Q3 CP
0000-1001 Q0Q3Q2Q1 0000-1100
74LS90芯片引脚图
8421十进制
计数脉冲CP接CP0，Q0接CP1
二、8421BCD码六进制计数器
(1)分别用置0法、置9法将74LS90接成 8421 BCD 码六进制计数器，画出电路原 理图。 (2)输入脉冲fcp=1Hz，观察数码管显示 规律。
计数、译码与显示实验
实验九计数、译码与显示一、实验目的1.进一步掌握中规模集成电路计数器的应用。
2.掌握译码驱动器的工作原理及其应用方法。
二、实验原理和电路在数字系统中，经常需要将数字、文字和符号的二进制编码翻译成人们习惯的形式直观地显示出来，以便查看。
显示器的产品很多，如荧光数码管、半导体、显示器、液晶显示和辉光数码管等。
数显的显示方式一般有三种，一是重叠式显示，二是点阵式显示，三是分段式显示。
重叠式显示：它是将不同的字符电极重叠起来，要显示某字符，只需使相应的电极发亮即可，如荧光数码管就是如此。
点阵式显示：利用一定的规律进行排列、组合，显示不同的数字。
例如火车站里显示列车车次、始发时间的显示就是利用点阵方式显示的。
分段式显示：数码由分布在同一平面上的若干段发光的笔划组成。
如电子手表、数字电子钟的显示就是用分段式显示。
本实验中，我们选用常用的共阴极半导体数码管及其译码驱动器，它们的型号分别为LC5011-11共阴数码管，74LS248 BCD码4-7段译码驱动器。
译码驱动器显示的原理框图如图1.9.1所示。
LC5011-11共阴数码管和74LS248译码驱动器管脚排列如图1.9.2所示。
图1.9.1 译码显示原理图LC5011-11共阴数码管其内部实际上是一个八段发光二极管负极连在一起的电路，如图1.9.3（a）所示。
当在a.b……g、DP段加上正向电压时，发光二极管就亮。
比如显示二进制数0101（即十进制数5），应使显示器的a.f.g.c.d段加上高电平就行了。
同理，共阳极显示应在各段加上低电平，各段就亮了，见图1.9.3（b）。
（a）LC5011-11管脚图（b）74LS248管脚图图1.9.2 显示器和译码驱动器外管脚排列图（a）（b）图1.9.3 半导体数码管显示器内部原理图74LS248是4线-7线译码器/驱动器。
其逻辑功能见表1.9.1。
它的基本输入信号是4位二进制数（也可以是8421 BCD码），D、C、B、A，基本输出信号有七个：a、b、c、d、e、f、g。
《FPGA系统设计》实验报告》组合逻辑电路设计
《FPGA系统设计》实验报告》组合逻辑电路设计一、设计任务1、熟悉 Quartus II 的编译环境；2、了解在 Quartus II 环境下运用 VHDL 语言的编程开发流程，包括源程序的输入、编译、模拟仿真及程序下载。
3、七段显示译码器4、三态门的设计5.八位数码管的动态扫描二、设计过程（一）七段显示译码器1、简单信号赋值语句；2、条件信号赋值语句；自行画出真值表，求出逻辑表达式，写出对应程序，下载验证。
（二）三态门电路的实现使用IF语句完成三态门的设计。
在数字电路中，三态门电路是在普通门电路的基础上附加控制电路构成的。
顾名思义，三态门电路不但具有逻辑值 0 和逻辑值 1，而且还具有高阻态输出的第三种状态（或称禁止态）。
三态门主要用于可编程逻辑器件管脚的双向口设置，在后续实验中会涉及。
三态门电路的逻辑电路图 1。
图3.1 三态门根据三态门的逻辑电路图和真值表，不难看出三态门电路的基本工作原理是：当控制端口的输入使能信号EN=’1’，那么直接将输入端口的数据送到输出端口上；当控制端口的输入使能信号 EN=’0’，那么这时输出端口呈高阻状态。
如表2所示。
表3.1 三态门真值表程序：三态门程序图3.2 引脚分配图图3.3 电路生成符号实验结果图3.4 三态门实验现象七段显示译码器1.简单信号赋值语句程序3. 条件信号赋值语句图3.5 引脚分配图图3.6 电路生成符号实验结果图3.7 七段显示实验现象2.八位数码管的动态扫描程序图3.8 引脚分配图实验结果图3.9 动态扫描实验现象三、总结这次实验运用到了有关三态们的知识，之前我们在数字逻辑电路里了解到一点相关的知识，于是在本次实验中，由于理论已经完成地差不多，实验现象完全符合。
广工自动化学院--数电实验报告(题目：用可编程逻辑器件实现组合逻辑电路)
广东工业大学实验报告学院：自动化专业:电力系统自动化11级4班姓名：XXX 学号：XXXXXXXXX 实验日期：2013年5月14日实验地点：实二212实验题目：用可编程逻辑器件实现组合逻辑电路一、实验目的1.熟悉译码器MUX等中规模数字集成电路的逻辑功能和使用方法；2.掌握组合逻辑电路的设计方法；3.了解数字可编程逻辑器件的应用设计；4.掌握Quartus Ⅱ软件的基本使用。
二、实验器材软件：Quartus Ⅱ硬件：DE-Ⅱ实验板三、实验原理1.3-8译码器原理：输入3位二进制代码表示的信息转换为8条数据线来表示的一种形式，用该信息表示的独立性和唯一性对功能电路作出恰当的选择，对应一条输出线上的高、低电平信号。
2.八选一MUX原理：通过地址输入端对数据输入端的组合形式（最小项）进行选择，选出一个数据到达数据输出端。
四、实验内容1.题目4.21 设计用3个开关控制一个电灯的逻辑电路，要求改变任何一个开关的状态都能控制电灯由亮变灭或者由灭变亮。
要求用3-8译码器来实现。
2.题目4.24 用8选五、设计及实验结果题目4.211.组合电路的设计：以A、B、C表示三个双位开关，并用0和1分别表示开关的两个状态。
以Y表示灯的状态，用1表示亮，用0表示灭。
设ABC=000时Y=0，从这个状态开始，单从真值表写出逻辑式：Y=A’B’C+A’BC’+AB’C’+ABC=(1,2,4,7)2.电路图：3.功能仿真：4.时序仿真：题目4.241.组合电路的设计：由功能表写出逻辑式Y=S1’S0’AB+S1’S0(A+B)+S1S0’(AB’+A’B)+S1S0A’将要求产生的函数式化为与数据选择器输出函数式完全对应的形式，得到74HC151的输入为A2=S1，A1=S0，A0=A，D0=D7=0 ，D1=D2=D4=B，D3=D6=1，D5=B’2.电路图：3.功能仿真：4.时序仿真：。
FPGA显示译码电路实验报告
FPGA显示译码电路实验报告实验课程名称：FPGA应用开发实验实验项目名称：显示译码电路班级：姓名：学号：成绩：________________一、实验目的1.实现常见英语字母显示。
2.实现十六进制计数显示。
3.加深PLD设计的过程，并比较原理图输入和文本输入的优劣。
二、实验原理（1）显示简单字符七段数码管显示电路如下图所示：参考原理图：图中包含一个七段解码器模块，c2～c0是解码器的3个输入，当输入值不同时，输出不同的字符。
如表中所示，当输入值为100～111时，输出空格，即数码管全暗。
七段数码管的不同段位用数字0～6表示，注意七段数码管是共阳极的，即各管段输入低电平时，数码管亮；否则数码管暗。
（2）显示0~9数字在完成简单字符显示电路之后，设计一个用于显示0～9数字的七段数码管电路。
电路图如下图所示，c3～c0是七段数码器的输入，当输入0000～1001时，则输出0～9，如表中所示；当输入1010～1111时，输出空格。
参考原理图：（3）循环显示4个字符电路的工作原理是，输入端U、V、W和X的输入值分别是000、001、010和011，通过s1和s0选择四个输入端其中一个作为七段解码器的输入值，从而显示H、L、E和O任一字符。
参考原理图：三、实验步骤（1）显示简单字符<1>VHDL硬件描述语言为：<2>功能仿真：<3>时序仿真：<4>引脚分配：<5>程序下载：<1>VHDL硬件描述语言为：<2>功能仿真：<3>时序仿真：<4>引脚分配：<5>程序下载：在DE2上验证，拨动开关，能显示数字0-9，实验结果与设计要求一致。
（3）循环显示4个字符<1>VHDL硬件描述语言：<2>功能仿真：<3>时序仿真：<4>引脚分配：<5>程序下载：在DE2上验证，能够循环显示四个字符，实验结果与设计要求一致。
FPGA与数字系统设计-实验六7段数码显示译码器设计
7段数码显示译码器设计1、实验目的熟悉ISE系列软件的设计流程和基本工具使用，学习7段数码显示译码器设计，学习VHDL的CASE语句应用。
2、实验内容7段数码是纯组合电路，通常的小规模专用IC，如74或4000系列的器件只能作十进制BCD码译码，然而数字系统中的数据处理和运算都是二进制的，所以输出表达都是十六进制的，为了满足十六进制数的译码显示，最方便的方法就是利用译码程序在FPGA/CPLD中实现。
本实验中，7段译码器的数码管采用共阴数码管，而且不考虑小数点的发光管。
其输出信号LED7S的7位分别接数码管的7个段，高电平有效。
例如，当LED7S输出为“1101101”时，数码管的7个段：g、f、e、d、c、b、a分别接1、1、0、1、1、0、1；接有高电平的段发亮，于是数码管显示“5”。
3、实验器材Spartan 3E开发板。
4、实验说明实验中所需要的源文件在本报告附录中。
5、实验步骤步骤1：创建ISE工程（1）启动桌面上的ISE9.1图标，在Project Navigator中选择File→New Project。
（2）在弹出的对话框（见图1）中，设置工程名为ymq7s，工程存放路径为E:\work\，顶层模块类型选择HDL，并单击Next按钮。
图1 ISE工程属性对话框（3）出现图2所示对话框，目标器件选择spartan3E,具体设计如下图。
图2 ISE工程属性对话框（4）一直点击Next，直到出现图3（即是刚才所设定的），最后点击Finish。
图3 工程设计总表出现图4，这就是所建立的工程，现在我们需要在里面完成我们的设计。
图4 ISE工程属性对话框步骤2：创建新的VHDL设计文件（1）在ISE用户界面中，选择Project→New Source。
（2）在弹出的对话框（见图5）中，选择VHDL Module作为源程序类型，设置文件名为ymq7s，并单击“下一步”按钮。
图5 VHDL的New Source Wizard（3）点击Next，直到出现图6，直到Finish。
电子技术课程设计-FPGA 实验(含代码)
电子技术课程设计FPGA 实验实验一基本组合逻辑电路设计实验1.1 加法器设计一、实验目的：1、掌握加法器的设计原理工作原理和设计方法；2、理解逐次进位和超前进位加法器的原理。
二、实验原理表1.1 全加器真值表数A、加数B 以及低一位来的进位Cin，输出为本位的和S及向高一位的进位Co。
根据全加器功能，列出真值表，如表1.1 所示。
根据表1.1 可以得到：多比特的全加器可以通过一位全加器和逻辑门得到。
根据其结构可以分为逐次进位加法器和超前进位加法器（如图1.2 和图1.3 所示）。
逐次进位全加器直接由一位全加器级联得到，结构简单。
但是后一级的结果需要等待前一级的进位输出计算完成，多比特的加法器延时较长。
超前进位加法器可以缓解这个问题。
超前进位加法器是一种通过缩短进位信号的生成时间加快运算速度的电路。
这里采用进位产生函数和进位传递函数。
其中，P为进位传递函数，G为进位产生函数。
当G 为1 时，表示A 和B都为1，这时不管Cin 为何值都会产生进位信号，称为进位生成信号。
而当P 为1 时，意味着A 和B 中有一个为1，另一个为0，如果Cin 为1，则产生进位，否则没有进位，类似把Cin 的值传给了Co，因此称为进位传递函数。
依此类推得到各级的进位分别为：C0=G0+P0C-1C1=G1+P1G0+P1P0C-1C2=G2+P2G1+P2P1G0+P2P1P0C-1由式可以看出，每级的进位信号可以不需要等待之前一级的进位信号，而直接由各级的进位产生、进位传递、以及最低位进位输入计算得到，可以提高速度。
图1.1.1逐次进位加法器示意图图1.1.2超前进位加法器示意图三、实验任务1，实现四位逐次进位加法器的门级设计代码实现：图1.1.3四位逐次进位加法器的门级设计module adder(S,Co,A,B,Cin) 为一位全加器模块，采用门级描述， modulefour_digit_adder为四位加法器模块，依据逐次进位原理依次调用一位全加器模块，实现四位全加器。
FPGA入门系列实验教程——数码管动态显示
FPGA入门系列实验教程——数码管动态显示FPGA（Field-Programmable Gate Array）是一种可编程逻辑设备，它可以通过编程的方式实现各种数字逻辑电路的功能。
在FPGA入门的过程中，了解如何使用数码管进行动态显示是一项非常基础而重要的实验。
本文将向读者介绍如何使用FPGA实现数码管的动态显示，并提供相关的实验教程。
一、实验目的本实验的目的是通过FPGA控制数码管以一定的时间间隔显示不同的数字或字符。
通过本实验的学习，读者可以了解到FPGA的编程方式和数码管的控制原理，并初步掌握FPGA的基本应用。
二、实验材料和准备1. FPGA开发板（如Xilinx Spartan系列）2.七段数码管模块3.连接线三、实验步骤1.搭建电路连接将开发板上的数码管模块通过连接线与FPGA的GPIO引脚相连接，确保连接正确无误。
2.创建工程打开FPGA开发环境（如Xilinx ISE），创建一个新的工程。
3.编写代码在创建的工程中，通过HDL语言（如Verilog或VHDL）编写数码管控制的代码。
以下是一个简单的Verilog代码示例：module seven_segment_displayinput wire clk,output wire [6:0] seg,output wire [3:0] anreg [23:0] count;reg [3:0] digit;reg [6:0] segment;count <= count + 1;digit <= 0;digit <= 1;digit <= 2;digit <= 3;count <= 0;endendassign seg = segment;assign an = digit;endmodule以上代码实现了数码管的动态显示功能。
其中，clk为时钟信号，seg为七段数码管的引脚，an为数码管的位选引脚。
实验9、计数译码显示电路
为了不断提高自己的实践能力和创新能力，我们将尝试设计更加复杂、 具有挑战性的数字电路实验项目，如高性能计数器、可编程逻辑器件等。
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实验过程
在实验过程中，我们按照实验指导书 的要求，逐步完成了电路的搭建和调 试。首先，我们设计了计数器电路， 实现了对输入信号的计数功能。然后 ，我们设计了译码器电路，将计数器 的输出信号转换为对应的数字显示信 号。最后，我们将计数器和译码器电 路连接起来，构成了完整的计数译码 显示电路。
实验结果
经过反复的调试和优化，我们成功实 现了计数译码显示电路的功能。该电 路能够准确地对输入信号进行计数， 并将计数结果以数字形式显示出来。 同时，我们还对电路的性能进行了测 试和分析，验证了电路的稳定性和可 靠性。
实验背景
计数译码显示电路是数字系统中常用的电路之一，用于将数字信号转换为可视化的数字显示。
计数译码显示电路通常由计数器、译码器和显示器等部分组成，其中计数器用于对输入信号 进行计数，译码器用于将计数器的输出信号转换为对应的数字显示信号，显示器则用于显示 数字信号。
在实际应用中，计数译码显示电路被广泛应用于各种数字仪表、控制器和智能终端等领域。
对未来实验的展望
01
深入研究数字电路
在今后的实验中，我们将进一步深入研究数字电路的基本原理和设计方
法，探索更加高效、稳定的电路设计方案。
02 03
拓展应用领域
除了计数译码显示电路外，我们还可以将数字电路应用于其他领域，如 通信、控制、数据处理等。因此，我们将积极拓展数字电路的应用范围， 探索其在不同领域中的应用潜力。
03 实验步骤与操作
搭建计数译码显示电路
(集成电路应用设计实验报告)计数、译码、显示电路实验
计数、译码、显示电路实验一、实验器材（设备、元器件）:1，数字、模拟实验装置（1台）；2，数字电路实验板（1块）；3，74LS90、74LS00芯片（各一片）；4，函数信号发生器（1台）。
二、实验内容及目的：1，熟悉和测试74LS90的逻辑功能；2，运用中规模集成电路组成计数、译码、显示电路。
三、实验步骤：1、利用数字电路实验装置测试74LS90芯片的逻辑功能异步计数器74LS90为中规模TTL集成计数器，可实现二分频、五分频、十分频等功能，它由一个二进制计数器和一个五进制计数器构成，其外引脚图和功能表如下图所示：异步：同步：满足1)2()1(00=∙R R ，1)2()1(=∙Sq Sq 时：①1CP =CP ，2CP =0时：二进制计数； ②1CP =0，2CP =CP 时：五进制计数；③1CP =CP ，2CP =A Q 时：8421码二进制计数； ④1CP =D Q ,2CP =CP 时：5421码十进制计数。
插好74LS90芯片，连好电源和接地端，计数脉冲由函数信号发生器提供，)1(0R 、)2(0R 、)1(9S 、)2(9S 分别接逻辑开关，四个输出端接电平显示或数码管，按功能表拨动开关验证其结果。
2，设计一个显示星期的计数器，使之重复0——6的显示（用74LS90与74LS00实现）利用反馈归零法可以使74LS90实现十以内的N 进制计数器，即从0记到要设计的进制时使清零端)1(0R 、)2(0R 有效（同时为高电平），进而反馈清零。
此实验实现0——6显示，即设计七进制数，当计数器计到111时，用反馈清零法使之为000，故先将)1(9S 、)2(9S 接地，1CP 接计数脉冲CP ，2CP 接A Q ，构成十进制数，再由于此只为七进制，故只用到A Q 、B Q 、C Q ，又用74LS00，故可使C Q 接B Q 、A Q 与非后再和“1”与非后接)2(0R ，使得当计数器计到111时，)1(0R 、)2(0R 实现清零。
《FPGA系统设计》实验报告》显示译码电路设计
《FPGA系统设计》实验报告》显示译码电路设计一、设计任务1、加法计数器的实现；2、七段数码显示译码器的设计；3、数码管动态扫描电路；4、八位数码扫描显示电路的设计。
二、设计过程1.加法计数器每次时钟脉冲信号clk为上升沿时，计数器会将计数值加1。
如2位的计数器，（由Q1Q0组成）有脉冲信号之后，依次是0，1，2，3，0，1...代码如下：2.七段数码显示译码器7段BCD码译码器，输出信号LED7S的7位分别接数码管的7个段，高位在左，低位在右。
例如当LED7S输出为“1101101”时，数码管的7个段: g、f、e、d、c、b、a分别接1、1、0、1、1、0、1;接有高电平的段发亮，于是数码管显示“5”。
设计该译码器的必须条件，首先是要列出输入码与输出码之间的对应关系，即真值表。
代码如下：3.数码管动态扫描显示电路一个8位数码扫描显示电路，其中每个数码管的8个段: h、g、f、e、d、c、b、a(h是小数点）都连在一起，8个数码管分别有8个选通信号k1-k8来选择。
被选通的数码管显示数据。
本实验中，段选线占用一个8位I/O口，位选线占用一个三位I/0口，由于各位的段选线并联，段线码的输出对各位来说都是相同的。
而同一时刻，某一位的位选线处于选通状态时，其它各位的位选线处于关闭状态，即8位LED中只有选通的那一位显示出字符，而其它位则是熄灭的。
若要各位LED显示相同的字符，就必须采用扫描显示方式。
某一时刻选通其中的一位，在下一时刻，只让下一位的位选线处于选通状态，而其他的位选线处于关闭状态。
如此循环下去，当显示间隔足够短，由于人眼有视觉暂留现象，则可造成多位同时亮的假象，达到各位“同时”显示出字符的目的。
这种扫描方式称为数码管动态扫描方式。
代码如下：4.八位数码扫描显示电路在数码管动态扫描的基础上，利用三位计数器，对8位数码管进行选通扫描，在8个数码管上显示数据: 13579BDF。
实验代码：三、总结我们是要达到能够随意设定显示的字符的目的。
FPGA课程设计实验报告
FPGA课程设计实验报告1. 引言本报告是针对FPGA课程设计实验的实验结果进行总结和分析。
该实验旨在通过设计一个FPGA应用电路，加深对FPGA的理论知识的理解，并提高对FPGA设计流程的掌握能力。
本实验采用Verilog硬件描述语言进行FPGA设计。
2. 实验目的本实验的主要目的有以下几点： - 通过设计一个FPGA应用电路，提高对FPGA的理论知识的理解。
- 熟悉FPGA设计流程，掌握使用Verilog语言进行FPGA设计的方法。
- 掌握FPGA设计的仿真、综合和下载的流程。
- 提高对FPGA设计中时序约束的理解和处理能力。
3. 实验环境和工具本实验的实验环境和工具如下： - FPGA开发板：Xilinx Spartan-6 - FPGA设计工具：Xilinx ISE Design Suite - 仿真工具：Xilinx ISIM4. 实验设计本实验设计了一个简单的FPGA应用电路，实现了一个4位计数器。
该计数器能够从0递增到15，然后重新从0开始计数。
计数器的递增频率可通过外部开关调节，同时采用七段数码管显示当前计数器的值。
4.1 电路结构实验设计的电路结构如下所示：电路结构图电路结构图该电路包含以下模块： - 时钟模块：用于提供递增计数器的时钟信号。
- 计数器模块：实现了一个4位计数器，并能够从0递增到15。
- 控制模块：用于控制外部开关的输入，并将结果输出到七段数码管的控制端口。
- 七段数码管模块：用于将计数器的值以七段数码管的形式显示出来。
4.2 Verilog代码根据电路结构图，我们编写了如下的Verilog代码：module counter(input wire clk,input wire reset,output wire [6:0] seg,output wire seg_en);reg [3:0] count;always @(posedge clk or posedge reset)beginif (reset)count <= 4'b0000;else if (count == 4'b1111)count <= 4'b0000;elsecount <= count + 1;endassign seg = count;assign seg_en = 1'b1;endmodule5. 实验过程5.1 仿真在进行实际FPGA设计之前，我们首先对设计的Verilog代码进行仿真，以验证其功能的正确性。
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广东工业大学实验报告
学院：自动化专业:电力系统自动化11级4班
姓名：xxx 学号：xxxxxxxx 实验日期：2013年5月29日实验地点：实二212
可编程逻辑器件FPGA实验二
计数译码显示系统设计
一、实验目的
1、掌握中规模集成计数器的逻辑功能，以及任意进制计数器的设计方法
2、熟悉显示译码器和数码管的原理及设计应用
3、了解用数字可编程器件实现集成计数译码显示电路的方法
4、学会分频器的使用
5、进一步熟悉QUARTUS软件的基本使用方法
二、实验原理
1、计数器
a)74LS161是十六进制计数器，每输入16个计数脉冲计数器工作一个循环，并在输出端产生一个进
位输出信号，是一个4位同步二进制加法计数器。
不仅如此，还具有预置数、保持和异步置零等附加功能。
b)74LS190是十进制计数器，每输入10个计数脉冲计数器工作一个循环，并在输出端产生一个进位/
借位输出信号，是一个同步加/减计数器。
同一般计数器一样，具有预置数、保持和异步置零等附加功能，而且，还多了一个选择电路加、减法的功能。
2、显示译码器和数码管
显示译码器分为：七段字符显示器（简称七段数码管）和BCD-七段显示
数码显示器分为：发光二极管数码管(LED数码管)和液晶显示数码管(LCD数码管)
3、分频器
分频器用于对较高频率的时钟脉冲进行分频操作，得到较低频率的信号，可用于计数。
三、实验内容
1、用74161设计一个十九进制的计数器
（1）原理图
关于加法器仿真的说明：实验要求输入50Mhz的高频率时钟脉冲，通过74292产生1秒左右的的输入时钟，但在仿真过程中，如果按照实际操作，仿真时间会比较长，而要验证加法器的计数是否正确，可以通过以下方法验证：
1.将输入50MHZ的输入端和分频器74292两个部分与右边的电路分开，放置一边；
2.重新给右边电路一
个输入信号，通过一个普通输入端，和一个周期为10ns的时钟脉冲，然后进行仿真即可，结果如下图所示。
（2）功能仿真波形
（3）时序仿真波形
2、用74190设计一个十二进制减法计数器
（1）原理图
（2）功能仿真波形
（3）时序仿真波形
四、实验总结
1、实验故障及解决方法
a)计数器跳变点不正确。
解决办法：可以尝试多种方案，通过时钟仿真，最后确定正确的跳变点。
b)DE-Ⅱ板上的时钟脉冲不能进行正常工作。
解决办法：可以改变输入的频率，换用37MHZ或者
50MHZ，或者直接换一块实验板。
c)减法器的手动输入按键灵敏度太高或者太低。
解决办法：可以换用其他的按键，key1或者其他，
甚至直接换一块实验板。
d)高位没有灭零。
解决办法：将7447的RBIN端接地即可。
2、实验体会
a)计数器的设计过程比较麻烦，不过这样才能够真正的把书上学到的知识用到实验上。
在设计过程中，有时要到网上找资料，和同学讨论，通过功能仿真和时序仿真，最后看到结果出来的时候，非常高兴。
通过这个实验，计数器的设计方面比较理解了，实际操作也比较清晰。
b)当到实验室里把自己设计的电路下载到实验板上时，只要设计不出错，操作方面基本不会出现什么问题，除非实验板本身有问题。
c)所以，整个实验，比较有难度和趣味的还是在电脑上设计的时候，最开心的时候是在实验板上看到理想的计数结果出现。
五、思考题
1、七段数码管分为共阴极和共阳极两类，本实验用的是哪一类？对两种数码管，各该选用何种型号的译码
器？
本实验使用的七段数码管是共阳极，对应7447译码器，而共阴极的数码管对应7448译码器。
2、 在采用集成计数器构成任意N 进制计数器时，常采用哪两种方法？各有何特点？
常用的有置数法和置零法
当N<M 时
a) 置零法：适用于有置零输入端的计数器。
对于有异步置零输入端的计数器，它的工作原理如下，设原
有的计数器为M 进制，当它从全0状态0s 开始计数并接收了N 个计数脉冲以后，电路进入N s 状态。
在此时产生一个置零信号加到计数器的异步置零输入端，则计数器将立刻返回0s 状态，这样就跳过了M-N 个状态而得到了N 进制计数器。
b) 置数法：与置零法不同，它是通过给计数器重复置入某个数值的方法跳越M-N 个状态，而得到了N 进
制计数器。
当N>M 时
这时必须用多片M 进制计数器组合起来，才能构成N 进制计数器。
电路可以分为并行进位方式和串行进位方式。
而跳变方式跟上面N<M 的情况相同。