数字逻辑第7章(3)分配和举例
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数字逻辑基础知识
例4 解
(427)D=( ? )H 16 427 16 26………… 余数 11=B 最低位
16 1……………10=A 0……………1=1 即 (427)D=(1AB)H 最高位
例5 解
(427)D=( ? )O 8 427 8 53………… 余数 3 最低位
8 6……………5 0……………6 即 (427)D=(653)O 最高位
2. 二进制数转换成八进制数或十六进制数 二进制数转换成八进制数或十六进制数
二进制数转换成八进制数(或十六进制数)时，其整数 部分和小数部分可以同时进行转换。其方法是：以二进 制数的小数点为起点，分别向左、向右，每三位(或四位) 分一组。对于小数部分，最低位一组不足三位(或四位)时， 必须在有效位右边补0，使其足位。然后，把每一组二进 制数转换成八进制(或十六进制)数，并保持原排序。对于 整数部分，最高位一组不足位时，可在有效位的左边补0， 也可不补。
某个数位上的数码Xi所表示的数值等于数码Xi与该位 的权值Ri的乘积。所以，R进制的数
( N ) R = X n −1 X n − 2 ... X 2 X 1 X 0 . X −1 X − 2 ... X − m
按权展开，又可以写成如下多项式的形式：
( N ) R = X n −1 R =
n −1
2. 十六进制 十六进制 在十六进制中，每个数位上规定使用的数码符号为0，1， 2，…, 9, A, B, C, D, E, F，共16个，故其进位基数 R=16。其计数规则是“逢十六进一”。各位的权值为16i, i 是各个数位的序号。 十六进制数用下标“H”或“16”表示。 在计算机应用系统中，二进制主要用于机器内部的数据 处理，八进制和十六进制主要用于书写程序，十进制主要 用于运算最终结果的输出。
数字逻辑电路返原律
数字逻辑电路返原律
1.0-1律：1=0，0=1；0A=0，1+A=1；1A=A，0+A=A
2.重叠律：AA=A，A+A=A；
3.互补律：AA=0，A+A=1；
4.交换律：AB=BA，A+B=B+A；
5.结合律：A(BC)=(AB)C；A+(B+C)=(A+B)+C；
6.分配律：A(B+C)=AB+AC；A+BC=(A+B)(A+C)；
7.反演律：(AB)=A+B；(A+B)=AB；（注意在使用反演定理时，不属于单个变量上的反号应保留不变，要注意对偶式和反演式的差别）
8.返原律：A=A；
其他常用公式：
1.A+AB=A两乘积项相加，其一项以另一项为因子，该项可以删去；
2.A+AB=A+B两乘积项相加，一项取反后是另一项的因子，该因子可以消去；
3.AB+AB=A两乘积项相加，若他们分别包含B和B两个因子而其他因子相同，则两项定能合并，且可将B，B消去；
4.A(A+B)=A变量A和包含变量A的和相乘时，结果为A，即可将和消掉；
5.AB+AC+BC=AB+AC；若两乘积项中分别包含A，A两个因子，而且这两个乘积项的其余因子组成第三个乘积项时，则第三个乘积项是多余的，可以消去，进一步推广：AB+AC+BCD=AB+AC；
6.A(AB)=AB当A和一个乘积项的非相乘，并且A为乘积项的因子时，则A这个因子可以消去；
A(AB)=A当A和一个乘积项的非相乘，并且A为乘积项的因子时，其结果就等于A
以上公式应用于逻辑函数的化简，十分重要。
姜书艳数字逻辑设计及应用17
Basic Concepts (基本概念) Logic Circuits are Classified into
Two Types (逻辑电路分为两大类)： Combinational Logic Circuit
（组合逻辑电路） Sequential Logic Circuit （时序逻辑电路）
3
Digital Logic Design and Application (数字逻辑设计及应用)
锁存器清0：Qn+1=0 QLn+1=1
QL 1
即使S,R无效（=0） 锁存器仍能锁定0态
a. 原态：Qn=0，QLn=1
1
新态：Qn+1=0，QLn+1=1 R
b. 原态：Qn=1，QLn=0
10
新态：Qn+1=0，QLn+1=1
Q
14
Q_L
Digital Logic Design and Application (数字逻辑设计及应用)
Metastable Behavior (亚稳态特性)
Apply a definite Pulse Width from a Stable
state to the Other.
(从一个“稳态”转换到另一个“稳态” 需加一定宽度的脉冲（足够的驱动）)
—— The Basic Building Blocks of most Sequential Circuits.
(大多数时序电路的基本构件)
Flip-Flops（ F/F,触发器）
只在时钟信号的有效边沿改变其输出状态
17
Digital Logic Design and Application (数字逻辑设计及应用)
Two Types (逻辑电路分为两大类)： Combinational Logic Circuit
（组合逻辑电路） Sequential Logic Circuit （时序逻辑电路）
3
Digital Logic Design and Application (数字逻辑设计及应用)
锁存器清0：Qn+1=0 QLn+1=1
QL 1
即使S,R无效（=0） 锁存器仍能锁定0态
a. 原态：Qn=0，QLn=1
1
新态：Qn+1=0，QLn+1=1 R
b. 原态：Qn=1，QLn=0
10
新态：Qn+1=0，QLn+1=1
Q
14
Q_L
Digital Logic Design and Application (数字逻辑设计及应用)
Metastable Behavior (亚稳态特性)
Apply a definite Pulse Width from a Stable
state to the Other.
(从一个“稳态”转换到另一个“稳态” 需加一定宽度的脉冲（足够的驱动）)
—— The Basic Building Blocks of most Sequential Circuits.
(大多数时序电路的基本构件)
Flip-Flops（ F/F,触发器）
只在时钟信号的有效边沿改变其输出状态
17
Digital Logic Design and Application (数字逻辑设计及应用)
数字电子技术电路组合逻辑电路数据选择器、分配器
数据输出 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7
S1 — 数据输入（D）
Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7
74LS138
A0 A1 A2 STB STC STA
S2 — 数据输入（D）
A0 A1 A2 地址码
S3 S2 S1
数据输入 (任选一路)
用 MSI 实现组合逻辑函数
3. 4. 1 用数据选择器实现组合逻辑函数 一、基本原理和步骤 1. 原理：选择器输出为标准与或式，含地址变量的
选择控制
1 路-4 路 数据分配器
A1
A0
Y0
函
Y1
数
Y2
式
Y3
Y0
Y1
Y2
Y3
&&&&
真
00
D0 0 0
值
表
01
0 D0 0
10
0 0Hale Waihona Puke 0110 0 0D
D
1
1
逻辑图
A1
A1
二、集成数据分配器 用 3 线-8 线译码器可实现 1 路-8 路数据分配器
二、集成数据分配器
用 3 线-8 线译码器可实现 1 路-8 路数据分配器
Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7
74LS138
A0 A1 A2 STB STC STA
A0 A1 A2
S3 S2 S1
…
任何一个函数都可以 写成最小项之和的形式
2. 基本步骤 (1) 选择集成二进制译码器 (2) 写函数的标准与非-与非式 (3) 确认变量和输入关系 (4) 画连线图 二、应用举例 [例] 用集成译码器实现函数 [解] (1) 三个输入变量，选 3 线 – 8 线译码器 74LS138
数字逻辑课件——逻辑代数
AB(1 C ) AC (1 B)
AB AC
(由互补律) (由分配律) （由交换律） (由分配律)
(由0－1律)
1818
定理3（右）的证明：
左边：( A B)( A C)(B C) ( AA AB AC BC )(B C ) (由分配律)
( AB AC BC )(B C )
(2) 证明方法
A BC ABC ABC A BC
上述各定律的证明的基本方法是真值表法，即分别列出等 式两边逻辑表达式的真值表，若两个真值表完全一致，则 表明两个逻辑表达式相等，定律便得到证明，
对偶规则的存在，使得需要证明的公式数减少了一半。
1212
例如，证明反演律，
A
B
A B AB
AB A B
0
0
1
1
1
1
1
0
0
0
1
1
0
1
0
0
1
1
1
1
0
0
0
0
第二列和第三列在变量A，B的所有四种取值组合 下结果完全一致，因而得证。
类似地，第四列和第五列在变量A，B的所有四种 取值组合下结果完全一致，因而得证。
1313
普通代数的一些定律和定理不能错误地“移植” 到逻辑代数中。
例如，在普通代数中，把等式两边相同的项消去， 等式仍成立，但在逻辑代数中则不然，请看下例：
A ( A A)B
= A + 1·B =A+B 定理2（右）的证明：
A( A B) AA AB
= 0 + AB = AB
（由定理1） (由分配律) (由互补律) (由0－1律)
(由分配律) (由互补律) (由0－1律)
AB AC
(由互补律) (由分配律) （由交换律） (由分配律)
(由0－1律)
1818
定理3（右）的证明：
左边：( A B)( A C)(B C) ( AA AB AC BC )(B C ) (由分配律)
( AB AC BC )(B C )
(2) 证明方法
A BC ABC ABC A BC
上述各定律的证明的基本方法是真值表法，即分别列出等 式两边逻辑表达式的真值表，若两个真值表完全一致，则 表明两个逻辑表达式相等，定律便得到证明，
对偶规则的存在，使得需要证明的公式数减少了一半。
1212
例如，证明反演律，
A
B
A B AB
AB A B
0
0
1
1
1
1
1
0
0
0
1
1
0
1
0
0
1
1
1
1
0
0
0
0
第二列和第三列在变量A，B的所有四种取值组合 下结果完全一致，因而得证。
类似地，第四列和第五列在变量A，B的所有四种 取值组合下结果完全一致，因而得证。
1313
普通代数的一些定律和定理不能错误地“移植” 到逻辑代数中。
例如，在普通代数中，把等式两边相同的项消去， 等式仍成立，但在逻辑代数中则不然，请看下例：
A ( A A)B
= A + 1·B =A+B 定理2（右）的证明：
A( A B) AA AB
= 0 + AB = AB
（由定理1） (由分配律) (由互补律) (由0－1律)
(由分配律) (由互补律) (由0－1律)
数字逻辑知识点总结
数字逻辑知识点总结一、数制与编码。
1. 数制。
- 二进制。
- 只有0和1两个数码，逢二进一。
在数字电路中，由于晶体管的导通和截止、电平的高和低等都可以很方便地用0和1表示，所以二进制是数字系统的基本数制。
- 二进制数转换为十进制数：按位权展开相加。
例如，(1011)_2 =1×2^3+0×2^2 + 1×2^1+1×2^0=8 + 0+2 + 1=(11)_10。
- 十进制数转换为二进制数：整数部分采用除2取余法，将十进制数除以2，取余数，直到商为0，然后将余数从下到上排列；小数部分采用乘2取整法，将小数部分乘以2，取整数部分，然后将小数部分继续乘2，直到小数部分为0或者达到所需的精度。
- 八进制和十六进制。
- 八进制有0 - 7八个数码，逢八进一；十六进制有0 - 9、A - F十六个数码，逢十六进一。
- 它们与二进制之间有很方便的转换关系。
八进制的一位对应二进制的三位，十六进制的一位对应二进制的四位。
例如，(37)_8=(011111)_2，(A3)_16=(10100011)_2。
2. 编码。
- BCD码（二进制 - 十进制编码）- 用4位二进制数表示1位十进制数。
常见的有8421码，它的权值分别为8、4、2、1。
例如，十进制数9的8421码为1001。
- 格雷码。
- 相邻两个代码之间只有一位不同，常用于减少数字系统中代码变换时的错误。
例如，3位格雷码000、001、011、010、110、111、101、100。
二、逻辑代数基础。
1. 基本逻辑运算。
- 与运算。
- 逻辑表达式为Y = A· B（也可写成Y = AB），当且仅当A和B都为1时，Y才为1，其逻辑符号为一个与门的符号。
- 或运算。
- 逻辑表达式为Y = A + B，当A或者B为1时，Y就为1，逻辑符号为或门符号。
- 非运算。
- 逻辑表达式为Y=¯A，A为1时，Y为0；A为0时，Y为1，逻辑符号为非门（反相器）符号。
数字逻辑7-1加法器
数字逻辑 第7章 常用中规模组合集成电路
位4 集 加位成 法超二 器模组合集成电路
加法器的级连
数字逻辑
第7章 常用中规模组合集成电路
3、并行进位加法器应用举例 1、8421 BCD码转换为余3码
BCD码+0011=余3码
数字逻辑
第7章 常用中规模组合集成电路
2、二进制并行加法/减法器
2并行进位加法器超前进位加法器iiibag?bap??进位生成函数进位传递函数4位超前进位加法器递推公式4位超前进位加法器递推公式数字逻辑第7章常用中规模组合集成电路iiibap??进位传递函数11???????iiiiiiiiicpgcbabac进位表达式11???????iiiiiicpcbas和表达式00010000111011101101001spccgpcspccgpcgpgppc????????????????????数字逻辑第7章常用中规模组合集成电路?22122212212102100133233323323213210321001spccgpcgpgppgpppcspccgpcgpgppgpppgppppc?????????????????????????集成集成二二44位位超超位加位加法法数字逻辑第7章常用中规模组合集成电路二二进制进制超超前进前进法法器器加法器的级连数字逻辑第7章常用中规模组合集成电路18421bcd码转换为余3码3并行进位加法器应用举例数字逻辑第7章常用中规模组合集成电路bcd码0011余3码2二进制并行加法减法器数字逻辑第7章常用中规模组合集成电路m0时b??0b电路执行abmab运算
数字逻辑
章晓卿
上海交通大学继续教育学院
第7章 常用中规模集成组合逻辑电路
7.1 加法器 7.2 编码器、译码器 7.3 多路选择器、多路分配器
位4 集 加位成 法超二 器模组合集成电路
加法器的级连
数字逻辑
第7章 常用中规模组合集成电路
3、并行进位加法器应用举例 1、8421 BCD码转换为余3码
BCD码+0011=余3码
数字逻辑
第7章 常用中规模组合集成电路
2、二进制并行加法/减法器
2并行进位加法器超前进位加法器iiibag?bap??进位生成函数进位传递函数4位超前进位加法器递推公式4位超前进位加法器递推公式数字逻辑第7章常用中规模组合集成电路iiibap??进位传递函数11???????iiiiiiiiicpgcbabac进位表达式11???????iiiiiicpcbas和表达式00010000111011101101001spccgpcspccgpcgpgppc????????????????????数字逻辑第7章常用中规模组合集成电路?22122212212102100133233323323213210321001spccgpcgpgppgpppcspccgpcgpgppgpppgppppc?????????????????????????集成集成二二44位位超超位加位加法法数字逻辑第7章常用中规模组合集成电路二二进制进制超超前进前进法法器器加法器的级连数字逻辑第7章常用中规模组合集成电路18421bcd码转换为余3码3并行进位加法器应用举例数字逻辑第7章常用中规模组合集成电路bcd码0011余3码2二进制并行加法减法器数字逻辑第7章常用中规模组合集成电路m0时b??0b电路执行abmab运算
数字逻辑
章晓卿
上海交通大学继续教育学院
第7章 常用中规模集成组合逻辑电路
7.1 加法器 7.2 编码器、译码器 7.3 多路选择器、多路分配器
数字逻辑课件
数字信号 u t
特点是脉冲式的，只有两种状态： 有脉冲和无脉冲。 一般我们用高电平代表有脉冲，低电平代表无脉 冲----正逻辑 当然也可以反过来定义----负逻辑
研究数字电路时注重电路输出、
输入间的逻辑关系，因此不能采用 模拟电路的分析方法。主要的分析 工具是逻辑代数，时序图，逻辑电 路图等。
2 1 0
位权
一个十进制数 N可以表示成加权和的形式： D:decimal
( N )D
n 1 i m
取值
ai 10i
权重
若用电子电路进行十进制数运算， 必须要有十个电路状态与十个数码相对 应。这样将在技术上带来许多困难，电 路复杂，运算速度慢，而且很不经济。 早期的模拟计算机就是如此。
• 方法： 整数部分 • －－从低位（小数点左边第一位）开始，每三位二进制数分为一组， 最后不足三位的前面补零，每组用一位等价的八进制数来代替； 小数部分 • －－从高位（小数点右边第一位）开始，每三位二进制数分为一组， 最后不足三位的后面补零，然后按顺序写出对应的八进制数。
• 例：将二进制数（10111101.01110111）2转换为八进制数。
开关合为逻辑1开关断为逻辑0灯亮为逻辑1灯灭为逻辑0非逻辑逻辑反非逻辑真值表非逻辑关系非逻辑关系表示式与非逻辑真值表与非逻辑表达式与非逻辑表达式ab或非逻辑真值表或非逻辑表达式或非逻辑表达式cdab两输入变量ab不同时输出y为1而ab相同时输出y为0两输入变量ab相同时输出y为1而ab不同时输出y为0yyaabb运算类型逻辑表达式功能说明相同为1不同为0abcdabcdab与非逻辑或非逻辑与或非逻辑异或逻辑同或逻辑复合逻辑关系小结乘运算规则
t
对模拟信号进行传输、 处理的电子线路称为 模拟电路。
第7章数字逻辑基础
i 0 n 1
式中，下标“O”表示八进制数，Ki表示第i位的系数，可 取0~7这8个数；8i为第i位的权；n为原数总位数。 例如， （128）8=（1×82+2×81+8×80）10 =（64+16+8）10 =（88）10
4.十六进制数 十 六进 制 数是以 16 为基数的计数体制 ，它用 0 ， 1 ， 2，…，9， A， B，C，D， E， F这16个数码表示，采用“逢 十六进一”的计数规律。四位二进制码可用一位十六进制码 表示。任意一个十六进制数(N)H可以写成按权展开式
教学难点：
数值间的相互转换；与、或、非及几种导出的运算
第一节 数制与编码
1.十进制数:
(276)D =2×102+7×101+6×100
权 权 权 特点：1)基数10，逢十进一，即9+1=10 2)有0-9十个数字符号，数码K i从0-9
按权展开式
3)不同数位上的数具有不同的权值10i。
4)任意一个十进制数，都可按其权位展成多项式的形式
三、 编码
数字设备只能识别0和1，为了沟通人—机联系，用
一定位数的二进制数码的组合来表示十进制数码和字母 等符号。这种特写的0和1的组合称为代码，建立代码与 信息之间的一一对应关系称为编码。
1、二—十进制编码(BCD码) 二—十进制编码是用四位二进制码的10 种组合表示十进制数 0~9，简称BCD码。这种编码至少需要用四位二进制码元，而四 位二进制码元可以有 16 种组合。当用这些组合表示十进制数0~9 时， 有六种组合不用，所以二—十进制编码有多种，常见的有 8421BCD码、2421BCD码和5421BCD码。如表7-1所示：
解：根据题意，设三个输入变量为A、B、C，输出为Y。
式中，下标“O”表示八进制数，Ki表示第i位的系数，可 取0~7这8个数；8i为第i位的权；n为原数总位数。 例如， （128）8=（1×82+2×81+8×80）10 =（64+16+8）10 =（88）10
4.十六进制数 十 六进 制 数是以 16 为基数的计数体制 ，它用 0 ， 1 ， 2，…，9， A， B，C，D， E， F这16个数码表示，采用“逢 十六进一”的计数规律。四位二进制码可用一位十六进制码 表示。任意一个十六进制数(N)H可以写成按权展开式
教学难点：
数值间的相互转换；与、或、非及几种导出的运算
第一节 数制与编码
1.十进制数:
(276)D =2×102+7×101+6×100
权 权 权 特点：1)基数10，逢十进一，即9+1=10 2)有0-9十个数字符号，数码K i从0-9
按权展开式
3)不同数位上的数具有不同的权值10i。
4)任意一个十进制数，都可按其权位展成多项式的形式
三、 编码
数字设备只能识别0和1，为了沟通人—机联系，用
一定位数的二进制数码的组合来表示十进制数码和字母 等符号。这种特写的0和1的组合称为代码，建立代码与 信息之间的一一对应关系称为编码。
1、二—十进制编码(BCD码) 二—十进制编码是用四位二进制码的10 种组合表示十进制数 0~9，简称BCD码。这种编码至少需要用四位二进制码元，而四 位二进制码元可以有 16 种组合。当用这些组合表示十进制数0~9 时， 有六种组合不用，所以二—十进制编码有多种，常见的有 8421BCD码、2421BCD码和5421BCD码。如表7-1所示：
解：根据题意，设三个输入变量为A、B、C，输出为Y。
数字逻辑第7章(3)分配和举例
细心体会！！！
设计的仿真验证
解决：同步化
问题？ 组合逻辑特性引起！
问题？ 组合逻辑特性引起！
为看状态变化而 引出 增加 z1
用clk对z同 步化产生z1
再次仿真
Z1为同步化 的输出
不可重设计 验证
在电路模型中用D触发器进行同步化处理
x now
z 组合 时序 next
D >clk
z1
reset clk
第三组
Q0
编码方案分析： •根据规则1，要求AB，AC相邻，第三组方案最好；
•根据规则2，要求CD，AC，BD，AB相邻，第三组方案最好；
•根据规则3，要求AB，AC、BC相邻，三组方案均可； •规则1优先级高于规则2，规则3优先级最低，第三组方案应该为最好。
Y
X
A B C D
1 0 C /0 D/0 C /0 A/0 B/0 D/0 A/1 B /1
7.4 状态编码（状态分配）
对最小化状态表中用字符表示的状态进行编码
的过程，称为状态编码（状态分配）。
目的：构造卡诺图形式的二进制状态表。 用传统的 触发器+组合逻辑 实现。 用Verilog HDL建模。
例：对下列最小化状态表进行状态编码。
Y X
A B C D
1 0 C /0 D/0 C /0 A/0 B/0 D/0 A/1 B /1
第一组方案
第二组方案
D1 Q 1Q0 Q 0 X D0 Q 1 X Q0 X Q1 Q 0 X Z Q1 Q 0
第三组方案
D1 Q 1 X Q0 X Q 1Q0 D0 Q 1 X Q 0 X Z Q1Q0
与项少，与项中的变量数少，有公共与项。
数字逻辑课件第7章状态化简
X 0 S S1 S2 / 1 S2 S2 / 1 S3 S3 / 1 1 S2 / 0 S3 / 0 S2 / 1
X Y
A B C D E
0 C/1 C/1 B/ 1 D/ 1 D/ 1
1 B/ 0 E/0 E/0 B/ 1 B/ 1
S(t +1) / Z
Y(t +1) / Z
例2：化简图示原始状态表 ：
1/0 S1 S2
1/0
0/0 S3
0/0
0/0 S3
次态维持
0/0 S1 1/1 S3 1/0 0/1 S5 后继状态等效 0/0 S2 1/1 S4 1/0 0/1 S1,S2 1/1 S3,S4 0/1 S5 1/0 0/0 S1 1/1
0/0 0/0 S2 1/1 S3,S4 0/1 S5 1/0
0/0 S1 1/1 1/0 0/0 S3 0/1 1/1 1/1 S6 1/0 0/1 次态循环 S3,S4 1/1 S5,S6 1/0 0/0 S4 0/1 0/0 0/0 S2 1/1
S1,S2 1/1 0/0
S5
在原始状态表中判断状态的等效
X Y
A B C D E
0 B/ 0 A/ 0 A/ 0 E/1 E/1
CF等效且 等效且AE,BE次态 等效且 次态 循环，所以AE等效 等效， 循环，所以 等效， 也等效。 也等效 X BE也等效。 X AE CF X X B X X X X CD DE D X X E X F
√
X C
请同学自己求出最大等效类、 请同学自己求出最大等效类、作出最小状态表
作业： 作业：P263~265 5.4 5.7（用Verilog HDL建模） （ 建模） 建模 补充题： 补充题： 1）画出满足下列要求的序列检测器原始状态 ） 图和最简状态表。 图和最简状态表。 输入X: 输入 …0 0 1 0 1 0 1 1 0 1… 输出Z: 输出 …0 0 0 0 1 0 1 0 0 1… 2）画出3位二进制码的串行奇偶检测器的原始状 ）画出 位二进制码的串行奇偶检测器的原始状 态图和最简状态表 输入为X，每三位一组， 和最简状态表。 态图和最简状态表。输入为 ，每三位一组， 其中“ 的个数为偶数时 输出Z=1，否则 的个数为偶数时， 其中“1”的个数为偶数时，输出 ， Z=0。 。
X Y
A B C D E
0 C/1 C/1 B/ 1 D/ 1 D/ 1
1 B/ 0 E/0 E/0 B/ 1 B/ 1
S(t +1) / Z
Y(t +1) / Z
例2：化简图示原始状态表 ：
1/0 S1 S2
1/0
0/0 S3
0/0
0/0 S3
次态维持
0/0 S1 1/1 S3 1/0 0/1 S5 后继状态等效 0/0 S2 1/1 S4 1/0 0/1 S1,S2 1/1 S3,S4 0/1 S5 1/0 0/0 S1 1/1
0/0 0/0 S2 1/1 S3,S4 0/1 S5 1/0
0/0 S1 1/1 1/0 0/0 S3 0/1 1/1 1/1 S6 1/0 0/1 次态循环 S3,S4 1/1 S5,S6 1/0 0/0 S4 0/1 0/0 0/0 S2 1/1
S1,S2 1/1 0/0
S5
在原始状态表中判断状态的等效
X Y
A B C D E
0 B/ 0 A/ 0 A/ 0 E/1 E/1
CF等效且 等效且AE,BE次态 等效且 次态 循环，所以AE等效 等效， 循环，所以 等效， 也等效。 也等效 X BE也等效。 X AE CF X X B X X X X CD DE D X X E X F
√
X C
请同学自己求出最大等效类、 请同学自己求出最大等效类、作出最小状态表
作业： 作业：P263~265 5.4 5.7（用Verilog HDL建模） （ 建模） 建模 补充题： 补充题： 1）画出满足下列要求的序列检测器原始状态 ） 图和最简状态表。 图和最简状态表。 输入X: 输入 …0 0 1 0 1 0 1 1 0 1… 输出Z: 输出 …0 0 0 0 1 0 1 0 0 1… 2）画出3位二进制码的串行奇偶检测器的原始状 ）画出 位二进制码的串行奇偶检测器的原始状 态图和最简状态表 输入为X，每三位一组， 和最简状态表。 态图和最简状态表。输入为 ，每三位一组， 其中“ 的个数为偶数时 输出Z=1，否则 的个数为偶数时， 其中“1”的个数为偶数时，输出 ， Z=0。 。
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如何正确画出时序图？ 先画时钟，有效沿 输入序列 触发器状态的改变与保持 输出序列
注意：Moore？Mealy？
2）基于MSI时序器件的电路分析
74LS163计数器——单片应用：M<16的计数器（跳越的概念及应用） 多片级联：较大模数计数器电路的分析 分频器电路的分析 以74LS163为核心的电路形式较多，例如163+逻辑门、163+151、 163+138、…… 重点是：画出状态转换图，分析功能
7.4 状态分配 对最小化状态表中用字符表示的状态进行编码的过程， 称为状态分配。 设状态数为n，触发器个数为K，则n、K之间应满足下 列关系： K [ Log2 n]向上取整 选择编码方案 如果有两个状态，需要有一个触发器。可以有两个分配方案。 如果有n个状态，需要有K个触发器，可以有NA种分配方案：
D1 Q 1 X Q 1 Q 0 Q1Q0 X D0 Q 1 X Q0 X Q1 Q 0 X Z Q1 Q 0
Q1( t 1) Q0 ( t 1) / Z ( t )
Y
X
A B C D
1 0 C /0 D/0 C /0 A/0 B/0 D/0 A/1 B /1
Y( t 1) / Z ( t )
格的相邻情况，达到简化激励方程的目的。
规则2：在相邻的输入条件下，同一现态，次态相邻。
（即：同一现态在相邻的输入条件下的次态，应进行相邻编码。）
00 / Z 01 / Z
G
A
B
11 / Z 10 / Z
Q 2 Q1 Q 3 00 01 11 10 0 A B C D 1
利用规则2，可改善次态卡诺图上
1 01 / 0 01 / 0 10 / 0 00 / 1
Q2(t+1)Q1(t+1)/Z
x now
组合 时序 reset clk
z
next
module t_1011(reset,clk,x,z); input reset, clk, x; output z; parameter y0=2’b00, y1=2’b01, y2=2’b11, y3=2‘b10; reg z; reg [2:1] now, next; always @(x or now) case (now) y0 : if (x) begin next=y1;z=0;end else begin next=y0;z=0;end y1 : if (!x) begin next=y2;z=0;end else begin next=y1;z=0;end y2 : if (x) begin next=y3;z=0;end else begin next=y0;z=0;end y3 : if (x) begin next=y0;z=1;end else begin next=y2;z=0;end default : begin next=y0;z=0;end endcase
相邻法状态编码规则
规则1：在相同输入条件下，次态相同，现态相邻。
（即：在相同输入条件下，具有相同次态的现态，应进行相邻编码）
A B C D
01 / Z 01 / Z
G
01 / Z 01 / Z
Q 2 Q1 Q 3 00 01 11 10 0 A C 1 B D
利用规则1，可改善次态卡诺图上列向1方
按照第二组编码方案设计（D触发器）
Q1
Q0
0 1
0 A D
1 C B
第二组
按照第二组方案，得到的二进制
状态表如下：
Q 1 Q0 X A 00 C 01 B 11 D 10
0 01 / 0 11 / 0 01 / 0 00 / 1
1 10 / 0 10 / 0 00 / 0 11 / 1
Y( t 1) / Z ( t )
解：有4个状态，需要2位二进制， 即需2个触发器，设为 Q2Q1。 1）按二进制自然码编码 Y Q 2 Q1
A B C D
0 0 1 1
0 1 0 1
0 Q2Q1 00 10 / 0 01 10 / 0
11 01 / 0 10 00 / 1
X
1
11 / 0 00 / 0 11 / 0 01 / 1
对电路进行同步化处理，不作为教学要求。
同步时序电路小结
一. 触发器逻辑符号（SR、JK、D、T），建立概念：
有效沿 状态方程（次态方程、特性方程） 功能表（特性表） 波形图
二. 同步时序电路的分析 1）基于触发器设计的时序电路分析 分析方法（步骤）
通过课件例题及作业，掌握步骤， 记忆：函数与卡诺图的关系
D1 Q 1Q0 Q 0 X D0 Q 1 X Q0 X Q1 Q 0 X Z Q1 Q 0
Q1( t 1) Q0 ( t 1) / Z ( t )
Y
X
A B C D
1 0 C /0 D/0 C /0 A/0 B/0 D/0 A/1 B /1
Y( t 1) / Z ( t )
Y0 Y0 / 0 Y1 / 0 Y1 Y2 / 0 Y1 / 0 Y2 Y0 / 0 Y3 / 0 Y3 Y2 / 0 Y0 / 1
S1011
S0 / 0
S1
/0
Y
X Y0 Y1
0 1 Y0 / 0 Y1 / 0 Y2 / 0 Y1 / 0
Q2 Q 1
编码
0 1 00 00 / 0 01 / 0 01 11 / 0 01 / 0 11 00 / 0 10 / 0 10 11 / 0 00 / 1
例1：设计一个“1011”序列检测器。（不可重）
0/0 S0 1/0 0/0
1/0
S10
1/1
1/0
S1
0/0
S101
0/0
S1011
1/0
0 1
0/0
S S0 S1
X
0 S0 / 0 S10 / 0 S0 / 0 S10 / 0 S1 S1
1 /0 /0
Y
X
化简
S10 S101
S101 / 0 S1011 / 1
Q2( t 1)Q1( t 1) / Z( t )
2）按格雷码编码 Y
A B C D
Y X
A B C D
编码方式不同， 二进制状态表不同。
Q2 Q1
0 0 1 1 0 1 1 0
0 Q2Q1 00 11 / 0 01 11 / 0
11 01 / 0 10 00 / 1
X
1
10 / 0 00 / 0 10 / 0 01 / 1
Q2
Q1
0 1
0 1 A B D C
第一组
Q2
Q1
0 1
0 1 A C D B
第二组
Q2
Q1
0 1
0 1 A C B D
第三组
随着状态数的增加，编码方案的数量会大幅度增加，
目前没有成熟的方法给出确定的编码方案，往往需要设计
者的经验和方案之间的反复比较。
解决编码问题的一种常用方法——相邻状态分配法
相邻法的基本思想： 在选择状态编码时，尽可能使激励函数和输出函数 在卡诺图上的“1”方格处在相邻位置，从而有利于 激励函数和输出函数的化简，使所设计的电路最简。
7.4 状态编码（状态分配）
对最小化状态表中用字符表示的状态进行编码
的过程，称为状态编码（状态分配）。
目的：构造卡诺图形式的二进制状态表。 用传统的 触发器+组合逻辑 实现。 用Verilog HDL建模。
例：对下列最小化状态表进行状态编码。
Y X
A B C D
1 0 C /0 D/0 C /0 A/0 B/0 D/0 A/1 B /1
第三组
Q0
编码方案分析： •根据规则1，要求AB，AC相邻，第三组方案最好；
•根据规则2，要求CD，AC，BD，AB相邻，第三组方案最好；
•根据规则3，要求AB，AC、BC相邻，三组方案均可； •规则1优先级高于规则2，规则3优先级最低，第三组方案应该为最好。
Y
X
A B C D
1 0 C /0 D/0 C /0 A/0 B/0 D/0 A/1 B /1
C
D
行向“1”方格的相邻情况，达到简
化激励方程的目的。
规则3：输出完全相同，现态相邻。 （即：在每一种可能的输入条件下，对输出完全相同的那些现态，
应进行相邻编码。）
利用规则3，可改善输出函数卡诺图上列向“1”
方格的相邻情况，达到简化输出方程的目的。
规则1的优先级高于规则2，如果没有大量的输出，规则3 的优先级最低。
按照第三组编码方案设计（D触发器）
Q1 0 1
Q0
0 A B
第三组
1 C D
按照第三组方案，得到的二进制 状态表如下：
Q 1 Q0 X A 00 C 01 D 11 B 10
0 01 / 0 10 / 0 00 / 1 01 / 0
1 11 / 0 11 / 0 10 / 1 00 / 0
( 2 K )! NA ( 2 K n)!
例如：4个状态，需要有2个触发器。可以有24种分配方案。
( 2 K )! 22! NA 24 ( 2 K n)! ( 2 2 4 )!
24种状态编码方案见教材247页。最终可以归纳为以下 三个不等价的（完全独立）方案。 为了使状态之间的相邻关系一目了然，通常将卡诺图 作为状态分配的工具。
1 0 C /0 D/0 C /0 A/0 B/0 D/0 A/1 B /1
Y( t 1) / Z ( t )
Q2( t 1)Q1( t 1) / Z( t )
求状态方程和输出方程， 用D触发器或JK触发器 实现。 也可用Verilog HDL建模。