数字逻辑(第7章)
(整理)《数字逻辑电路》试题2.
一、选择题（每小题1.5分）第一章：1. 带符号位二进制数10011010的反码是（ ）。
A. 11100101B. 10011010C. 10011011D. 111001102. 十进制数5对应的余3码是（ ）。
A. 0101B. 1000C. 1010D. 11003. 二进制代码1011对应的格雷码是（ ）。
A. 1011B. 1010C. 1110D. 0001第二章：1. 下列公式中哪一个是错误的？ （ ）A. A A 0=+B. A A A =+C. B A )B A ('+'='+D. )C A )(B A (BC A ++=+2. 下列各式中哪个是三变量A 、B 、C 的最小项？ （ ）A. B A ''B. C B A +'+'C.ABCD. C B '+'3. 下列函数中不等于A 的是（ ）。
A. A ＋1B. A ＋AC. A ＋ABD. A （A ＋B ）4. 在逻辑代数的加法运算中，1＋1＝（ ）。
A. 2B. 1C. 10D. 05. A ⊕1＝（ ）。
A. AB. 1C. A 'D. 06. 含有A 、B 、C 、D 四个逻辑变量的函数Y=A+B+D 中所含最小项的个数是（）。
A. 3 B. 8 C. 14 D. 167. 下列函数中等于AB 的是（ ）。
A. （A ＋1）BB. （A ＋B ）BC. A ＋ABD. A （AB ）8. 为了将600份文件顺序编码，如果采用二进制代码，最少需要用（ ）位。
A. 3B. 10C. 1024D. 6009. 为了将600个运动员顺序编码，如果采用八进制代码，最少需要用（ ）位。
A. 3B. 4C. 10D. 75第三章：1. 采用漏极开路输出门电路（OD 门）主要解决了（ ）。
A. CMOS 门不能相“与”的问题B. CMOS 门的输出端不能“线与”的问题C. CMOS 门的输出端不能相“或”的问题2. 下列哪个特点不属于CMOS 传输门？（ ）A. CMOS 传输门属于双向器件。
《数字逻辑》(第二版)习题答案
第一章1. 什么是模拟信号？什么是数字信号？试举出实例。
模拟信号-----指在时间上和数值上均作连续变化的信号。
例如，温度、压力、交流电压等信号。
数字信号-----指信号的变化在时间上和数值上都是断续的，阶跃式的，或者说是离散的，这类信号有时又称为离散信号。
例如，在数字系统中的脉冲信号、开关状态等。
2. 数字逻辑电路具有哪些主要特点？数字逻辑电路具有如下主要特点：●电路的基本工作信号是二值信号。
●电路中的半导体器件一般都工作在开、关状态。
●电路结构简单、功耗低、便于集成制造和系列化生产。
产品价格低廉、使用方便、通用性好。
●由数字逻辑电路构成的数字系统工作速度快、精度高、功能强、可靠性好。
3. 数字逻辑电路按功能可分为哪两种类型？主要区别是什么？根据数字逻辑电路有无记忆功能，可分为组合逻辑电路和时序逻辑电路两类。
组合逻辑电路：电路在任意时刻产生的稳定输出值仅取决于该时刻电路输入值的组合，而与电路过去的输入值无关。
组合逻辑电路又可根据输出端个数的多少进一步分为单输出和多输出组合逻辑电路。
时序逻辑电路：电路在任意时刻产生的稳定输出值不仅与该时刻电路的输入值有关，而且与电路过去的输入值有关。
时序逻辑电路又可根据电路中有无统一的定时信号进一步分为同步时序逻辑电路和异步时序逻辑电路。
4. 最简电路是否一定最佳？为什么？一个最简的方案并不等于一个最佳的方案。
最佳方案应满足全面的性能指标和实际应用要求。
所以，在求出一个实现预定功能的最简电路之后，往往要根据实际情况进行相应调整。
5. 把下列不同进制数写成按权展开形式。
(1) (4517.239)10 (3) (325.744)8(2) (10110.0101)2 (4) (785.4AF)16解答（1）(4517.239)10 = 4×103＋5×102＋1×101＋7×100＋2×10-1＋3×10-2＋9×10-3（2）(10110.0101)2= 1×24＋1×22＋1×21＋1×2-2＋1×2-4（3）(325.744)8 = 3×82＋2×81＋5×80＋7×8-1＋4×8-2＋4×8-3 (4) (785.4AF)16 = 7×162＋8×161＋5×160＋4×16-1＋10×16-2＋15×16-36.将下列二进制数转换成十进制数、八进制数和十六进制数。
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数字逻辑第四版（欧阳星明著）课后习题答案下载数字逻辑第四版（欧阳星明著）课后答案下载第1章基础概念11.1概述11.2基础知识21.2.1脉冲信号21.2.2半导体的导电特性41.2.3二极管开关特性81.2.4三极管开关特性101.2.5三极管3种连接方法131.3逻辑门电路141.3.1DTL门电路151.3.2TTL门电路161.3.3CML门电路181.4逻辑代数与基本逻辑运算201.4.1析取联结词与正“或”门电路201.4.2合取联结词与正“与”门电路211.4.3否定联结词与“非”门电路221.4.4复合逻辑门电路221.4.5双条件联结词与“同或”电路241.4.6不可兼或联结词与“异或”电路241.5触发器基本概念与分类251.5.1触发器与时钟271.5.2基本RS触发器271.5.3可控RS触发器291.5.4主从式JK触发器311.5.5D型触发器341.5.6T型触发器37习题38第2章数字编码与逻辑代数392.1数字系统中的编码表示392.1.1原码、补码、反码412.1.2原码、反码、补码的运算举例472.1.3基于计算性质的几种常用二-十进制编码48 2.1.4基于传输性质的几种可靠性编码512.2逻辑代数基础与逻辑函数化简572.2.1逻辑代数的基本定理和规则572.2.2逻辑函数及逻辑函数的表示方式592.2.3逻辑函数的标准形式622.2.4利用基本定理简化逻辑函数662.2.5利用卡诺图简化逻辑函数68习题74第3章数字系统基本概念763.1数字系统模型概述763.1.1组合逻辑模型773.1.2时序逻辑模型773.2组合逻辑模型结构的数字系统分析与设计81 3.2.1组合逻辑功能部件分析813.2.2组合逻辑功能部件设计853.3时序逻辑模型下的数字系统分析与设计923.3.1同步与异步933.3.2同步数字系统功能部件分析943.3.3同步数字系统功能部件设计993.3.4异步数字系统分析与设计1143.4基于中规模集成电路(MSI)的数字系统设计1263.4.1中规模集成电路设计方法1263.4.2中规模集成电路设计举例127习题138第4章可编程逻辑器件1424.1可编程逻辑器件(PLD)演变1424.1.1可编程逻辑器件(PLD)1444.1.2可编程只读存储器(PROM)1464.1.3现场可编程逻辑阵列(FPLA)1484.1.4可编程阵列逻辑(PAL)1494.1.5通用阵列逻辑(GAL)1524.2可编程器件设计1604.2.1可编程器件开发工具演变1604.2.2可编程器件设计过程与举例1604.3两种常用的HDPLD可编程逻辑器件164 4.3.1按集成度分类的可编程逻辑器件164 4.3.2CPLD可编程器件1654.3.3FPGA可编程器件169习题173第5章VHDL基础1755.1VHDL简介1755.2VHDL程序结构1765.2.1实体1765.2.2结构体1805.2.3程序包1835.2.4库1845.2.5配置1865.2.6VHDL子程序1875.3VHDL中结构体的描述方式190 5.3.1结构体的行为描述方式190 5.3.2结构体的数据流描述方式192 5.3.3结构体的结构描述方式192 5.4VHDL要素1955.4.1VHDL文字规则1955.4.2VHDL中的数据对象1965.4.3VHDL中的数据类型1975.4.4VHDL的运算操作符2015.4.5VHDL的预定义属性2035.5VHDL的顺序描述语句2055.5.1wait等待语句2055.5.2赋值语句2065.5.3转向控制语句2075.5.4空语句2125.6VHDL的并行描述语句2125.6.1并行信号赋值语句2125.6.2块语句2175.6.3进程语句2175.6.4生成语句2195.6.5元件例化语句2215.6.6时间延迟语句222习题223第6章数字系统功能模块设计2556.1数字系统功能模块2256.1.1功能模块概念2256.1.2功能模块外特性及设计过程2266.2基于组合逻辑模型下的VHDL设计226 6.2.1基本逻辑门电路设计2266.2.2比较器设计2296.2.3代码转换器设计2316.2.4多路选择器与多路分配器设计2326.2.5运算类功能部件设计2336.2.6译码器设计2376.2.7总线隔离器设计2386.3基于时序逻辑模型下的VHDL设计2406.3.1寄存器设计2406.3.2计数器设计2426.3.3并/串转换器设计2456.3.4串/并转换器设计2466.3.5七段数字显示器(LED)原理分析与设计247 6.4复杂数字系统设计举例2506.4.1高速传输通道设计2506.4.2多处理机共享数据保护锁设计257习题265第7章系统集成2667.1系统集成基础知识2667.1.1系统集成概念2667.1.2系统层次结构模式2687.1.3系统集成步骤2697.2系统集成规范2717.2.1基于总线方式的互连结构2717.2.2路由协议2767.2.3系统安全规范与防御2817.2.4时间同步2837.3数字系统的非功能设计2867.3.1数字系统中信号传输竞争与险象2867.3.2故障注入2887.3.3数字系统测试2907.3.4低能耗系统与多时钟技术292习题295数字逻辑第四版（欧阳星明著）：内容提要点击此处下载数字逻辑第四版（欧阳星明著）课后答案数字逻辑第四版（欧阳星明著）：目录本书从理论基础和实践出发，对数字系统的基础结构和现代设计方法与设计手段进行了深入浅出的论述，并选取作者在实际工程应用中的一些相关实例，来举例解释数字系统的设计方案。
数字逻辑课程教学大纲
《数字逻辑》教学大纲二、课程描述本课程为专业限定选修课，主要面向计算机科学与技术、网络工程、软件工程、信息安全等专业本科低年级学生。
主要目的是使学生掌握数字逻辑电路的基本概念和分析、设计方法，作为专业前导课程，为以后的专业核心课程《计算机组成结构》及其他硬件类课程《微机原理和接口技术》、《嵌入式系统开发技术》等的学习打下良好的基础。
本课程是为缺少电路原理、模拟电子技术等先修课程的计算机与信息学科偏软类专业开设，其要求和难度略低于电子信息学科偏硬类专业，通过该课程的学习使学生掌握数字逻辑电路的应用和发展及逻辑代数等基本知识，重点掌握组合逻辑电路和同步时序逻辑电路的分析和设计等基本方法，使学生具有一定的数字逻辑电路设计能力。
另外，使学生了解可编程逻辑器件和现代数字系统设计方法，初步掌握运用EDA工具及硬件描述语言进行简单数字逻辑设计，紧跟市场和技术前沿。
三、教学目标通过本课程的理论教学和相关实验训练，使学生具备如下能力：1、掌握基本的逻辑代数知识，能够运用物理知识理解二极管、三极管、集成逻辑门和可编程逻辑器件的基本原理。
2、能够运用逻辑代数方法表达、求解和优化实际数字电路问题，3、能够分析小规模、中规模组合逻辑电路和时序逻辑电路，掌握各种逻辑门、基本触发器、中规模集成器件的功能及基本应用。
4、能够利用逻辑门、基本触发器、中规模集成器件和可编程逻辑器件设计一定功能的组合逻辑电路和时序逻辑电路，并进行优化。
5、能够应用专业EDA软件设计一定功能的数字系统，并能进行仿真和验证。
五、教学内容第1章绪论（支撑课程目标1）重点内容：数制和编码的概念，各种不同数制间的转换方法，二进制的运算及原、反、补码数的表示及转换，二-十进制代码（BCD 代码）。
难点内容：建立模拟信号和数字信号的概念，二进制的运算及原、反、补码数的表示。
教学内容：掌握数制及其转换，编码的概念，了解常用码的一些应用，熟悉数字编码的转换。
1.1数字电路逻辑设计概述1.2数制及其转换1.3二-十进制代码（BCD 代码）1.4算术运算与逻辑运算第2章逻辑函数及其简化（支撑课程目标1、2）重点内容：逻辑代数的各种表达形式，逻辑代数的三个规则和常用公式，逻辑代数的化简方法，卡诺图法。
数字逻辑课程作业答案
数字逻辑课程作业_A交卷时间：2016-05-04 16:55:11 一、单选题1.(4分)如图x1-275A. (A)B. (B)C. (C)D. (D)纠错得分：0知识点：第一章收起解析答案D解析第一章补码2.(4分)以下电路中常用于总线应用的有()A. TSL门B.OC门C. 漏极开路门D.CMOS与非门纠错得分：0知识点：第三章收起解析答案A解析第三章其他类型的TTL与非门电路3.(4分)如果异步二进制计数器的触发器为10个，则计数状态有（）种A. A：20B. B：200C. C：1000D. D：1024纠错得分：0知识点：第九章收起解析答案D解析第九章计数器4.(4分)用n个触发器构成的计数器，可得到的最大计数模是（）A. (A) nB. (B) 2nC. (C) 2nD. (D)2n-1纠错得分：4知识点：第六章收起解析答案C解析第六章触发器电路结构和工作原理5.(4分)如图x1-109A. (A)B. (B)C. (C)D. (D)纠错得分：0知识点：第四章收起解析答案C解析第四章组合逻辑电路的分析6.(4分)如图x1-229A. (A)B. (B)C. (C)D. (D)纠错得分：0知识点：第五章收起解析答案D解析第五章译码器7.(4分)如图x1-218A. (A)B. (B)C. (C)D. (D)纠错得分：0知识点：第十一章收起解析答案C解析第十一章数字系统概述8.(4分)化简如图h-d-1-22A. AB. BC. CD. D纠错得分：0知识点：第三章收起解析答案A解析第三章逻辑代数基础/逻辑函数的化简9.(4分)如图x1-371A. (A)B. (B)C. (C)D. (D)纠错得分：0知识点：第十一章收起解析答案C解析第十一章数字系统概述10.(4分)如图x1-165A. (A)B. (B)C. (C)D. (D)纠错得分：0知识点：第二章收起解析答案D解析第二章逻辑函数表达式的形式和转换方法11.(4分)如图x1-342A. (A)B. (B)C. (C)D. (D)纠错得分：4知识点：第五章收起解析答案C解析第五章数据选择器12.(4分)数字系统工作的特点是具有___ 。
数字逻辑(第二版) 华中科技大学出版社(欧阳星明)版数字逻辑答案第七章
习 题 七1. 用4位二进制并行加法器设计一个实现8421码对9求补的逻辑电路。
解答设8421码为B 8B 4B 2B 1 ，其对9的补数为C 8C 4C 2C 1 ,关系如下：相应逻辑电路图如图1所示。
图 12. 用两个4位二进制并行加法器实现2位十进制数8421码到二进制码解答设两位十进制数的8421码为D 80D 40D 20D 10D 8D 4D 2D 1 ，相应二进制数为B 6B 5B 4B 3B 2B 1B 0，则应有B 6B 5B 4B 3B 2B 1B 0 = D 80D 40D 20D 10×1010＋D 8D 4D 2D 1，运算如下：× D 80 1D 40 0 D 20 1 D 10 0 ＋ D 80 D 40 D 80 D 20D 40 D 10 D 8D 20D 4 D 10D 2 D 1B 6B 5B 4 B 3B 2B 1B 0据此，可得到实现预定功能的逻辑电路如图2所示。
图 23. 用4位二进制并行加法器设计一个用8421码表示的1位十进制加法解答分析：由于十进制数采用8421码，因此，二进制并行加法器输入被加数和加数的取值范围为0000～1001（0～9），输出端输出的和是一个二进制数，数的范围为0000～10011(0～19,19=9+9+最低位的进位)。
因为题目要求运算的结果也是D 8 D 10D 2D 10 D 18421码，因此需要将二进制并行加法器输出的二进制数修正为8421码。
设输出的二进制数为FC 4 F 4 F 3 F 2 F 1，修正后的结果为'1'2'3'4'4F F F F FC ，可列出修正函数真值表如表1所示。
根据表1写出控制函数表达式，经简化后可得：据此，可画出逻辑电路图如图3所示。
图34. 用一片3-8线译码器和必要的逻辑门实现下列逻辑函数表达式。
解答假定采用T4138和与非门实现给定函数功能，可将逻辑表达式变换如下：逻辑电路图如图4所示。
数字电子技术课后习题答案
ABACBC
BC
A
00 01 11 10
00
1
0
1
11
0
1
0
Y ABC
❖ 3.13某医院有一、二、三、四号病室4间，每室设有 呼叫按钮，同时在护士值班室内对应的装有一号、 二号、三号、四号4个指示灯。
❖ 现要求当一号病室的按钮按下时，无论其它病室的 按钮是否按下，只有一号灯亮。当一号病室的按钮 没有按下而二号病室的按钮按下时，无论三、四号 病室的按钮是否按下，只有二号灯亮。当一、二号 病室的按钮都未按下而三号病室的按钮按下时，无 论四号病室的按钮是否按下，只有三号灯亮。只有 在一、二、三号病室的按钮均未按下四号病室的按 钮时，四号灯才亮。试用优先编码器74148和门电路 设计满足上述控制要求的逻辑电路，给出控制四个 指示灯状态的高、低电平信号。
HP RI/BIN
I0
0/ Z1 0 10 ≥1
I1
1/ Z1 1 11
I2
2/ Z1 2 12 18
YS
I3
3/ Z1 3 13
I4
4/ Z1 4 14
YEX
I5
5/ Z1 5 15
I6
6/ Z1 6 16
I7
7/ Z1 7 17
Y0
V18
Y1
ST
E N
Y2
(b)
74148
(a)引脚图;(b)逻辑符号
A
00 01 11 10
00
0
0
1
11
1
0
1
Y AB BC AC
由于存在AC 项，不存在相切的圈，故无冒险。
❖ 4.1在用或非门组成的基本RS触发器中，已知 输入SD 、RD的波形图如下，试画出输出Q, Q
《数字逻辑设计》第7章 数据选择器及译码器
P1
P2
P9
P3
P8
Gnd P4
P7 P6
P5
扩展
W=(P8•P9)’ Y=(P2•P3•P6•P7)’
X=(P4•P5•P6•P7)’ Z=(P1•P3•P5•P7•P9)’
X
Y
Z
&
&
&
&
1. 二进制编码器——例：4线-2线编码器
Example
4:2编码器
计算机配有四个外部设备：声卡(A0),硬盘驱动器 (A1),鼠标(A2),网卡(A3)，B0、B1为编码输出。
g
CD
AB 00 01 11 10 00 1 1 0 0 01 0 0 1 0 11 × × × × 10 0 0 × ×
g=A+CD+BC+BC
编码器（Encoders）
编码器——
♦ 特点：多输入、多输出的组合逻辑电路 ♦ 功能：将二进制码按照一定规律编排，使其具有特定含义
（如：8421BCD码用1000 代表数字8），与译码器互逆。
0 1 0 0 0 1 1 001 1 4
0 1 0 1 1 0 1 101 1 5
0 1 1 0 1 0 1 111 1 6
0 1 1 1 1 1 1 000 0 7
1 0 0 0 1 1 1 111 1 8
1 0 0 1 1 1 1 101 1 9
七段数码管
f g COM a b
a
f
b
g
e
c
d
e d COM c
A1
A0
典型应用——实现常规逻辑函数
A
D0
D1
D2
数字逻辑设计第七章(2)D锁存器
RD DOUT[3:0]
Xi Yi Ci
X Y
S
CI CO
锁存器的应用
Si Ci+1
串行输入、串行输出 注意：时钟同步
QD Q C CLK
Xi Yi
时钟控制
再谈串行输入 加法器的实现
Ci
暂存
XY CI CO
S
Si
Ci+1
9
触发器
只在时钟信号的边沿改变其输出状态
正边沿 上升沿
负边沿 下降沿
CLK
Q
15
D锁存器 ——电平有效 D触发器 —— 边沿有效
触发器的应用
利用触发器作为移位寄存器（图1）
思考：能否将触发 器改为锁存器(图2) D
F/F
F/F
D Q Q1 D Q Q
CLK Q
CLK Q
D CLK
Q1 Q
16
CLK D
CLK
（图1）
latch
latch
Q1
DQ
DQ Q
CQ
CQ
（图1）
D触发器的定时参数
QQn+*1==SS++RR’’··QQ
Q —— 当前状态（原态、现态）
Q* —— 下一状态（新态、次态）
S·R = 0（约束条件）
31
J K C
C J K Qm Q
32
SQ
SQ
C 主 Qm C 从
RQ
RQ
逻辑符号 Q
JQ QL C
KQ
1 箝位
功能表
C=1期间，
JK Q
0 1
J的变化只引起 Qm改变一次
CLK=1时， 主锁存器不工作，Qm 保持不变 从锁存器工作，将 Qm 传送到输出端
第七章触发器及时序电路
第七章触发器及时序电路第一节RS触发器一、填空题1触发器具有_______ 个稳定状态，在输入信号消失后，它能保持 __________ 不变。
2、“与非”门构成的基本RS触发器，输入端是 ____________ 和_____________ ；输出端是 _____________ 和_____________________ ，将 _____________ 称为触发器的0状态，称为触发器的1状态。
3、“与非”门构成的基本RS触发器R D =1，S D =0时，其输出状态为 ____ 。
4、触发器电路中，R D端、S D端可以根据需要预先将触发器____________ 或_______ ，而不受的同步控制。
5、同步RS 触发器状态的_________ 与___________ 同步。
二、判断题（正确的在括号中打“，错误的打“X” ））1、触发器只需具备两个稳态功能，不必具有记忆功能。
2、基本RS触发器要受时钟的控制。
3、Q n+1表示触发器原来所处的状态，即现态。
4、当CP处于下降沿时，触发器的状态一定发生翻转。
二、绘图题1、设“与非”门组成的基本RS触发器的输入信号波形如图所示，试在输入波形下方画出Q和Q端的信号波形。
R ----- ----------------------QQ2、已知同步RS触发器的S、R、CP脉冲波形如图所示。
试在它们下方画出Q端的信号波形（设触发器的初始状态为0）R -------------- ---------Q第二节JK触发器一、填空题1、在时钟脉冲的控制下，JK触发器根据输入信号J、K的不同情况，具有______、、和功能。
2、在时钟脉冲下，JK触发器输入端J = 0、K = 0时，触发器状态为_________ ; J= 0、K = 1时，触发器状态为 ________ ; J= 1、K = 0时，触发器状态为_______ ;J= 1、K = 1时，触发器状态随CP脉冲的到来而。
第7章数字逻辑基础
式中，下标“O”表示八进制数，Ki表示第i位的系数，可 取0~7这8个数；8i为第i位的权；n为原数总位数。 例如， （128）8=（1×82+2×81+8×80）10 =（64+16+8）10 =（88）10
4.十六进制数 十 六进 制 数是以 16 为基数的计数体制 ，它用 0 ， 1 ， 2，…，9， A， B，C，D， E， F这16个数码表示，采用“逢 十六进一”的计数规律。四位二进制码可用一位十六进制码 表示。任意一个十六进制数(N)H可以写成按权展开式
教学难点：
数值间的相互转换；与、或、非及几种导出的运算
第一节 数制与编码
1.十进制数:
(276)D =2×102+7×101+6×100
权 权 权 特点：1)基数10，逢十进一，即9+1=10 2)有0-9十个数字符号，数码K i从0-9
按权展开式
3)不同数位上的数具有不同的权值10i。
4)任意一个十进制数，都可按其权位展成多项式的形式
三、 编码
数字设备只能识别0和1，为了沟通人—机联系，用
一定位数的二进制数码的组合来表示十进制数码和字母 等符号。这种特写的0和1的组合称为代码，建立代码与 信息之间的一一对应关系称为编码。
1、二—十进制编码(BCD码) 二—十进制编码是用四位二进制码的10 种组合表示十进制数 0~9，简称BCD码。这种编码至少需要用四位二进制码元，而四 位二进制码元可以有 16 种组合。当用这些组合表示十进制数0~9 时， 有六种组合不用，所以二—十进制编码有多种，常见的有 8421BCD码、2421BCD码和5421BCD码。如表7-1所示：
解：根据题意，设三个输入变量为A、B、C，输出为Y。
数字逻辑(第二版)毛法尧课后题答案(1-6章)
习题一1.1 把下列不同进制数写成按权展开式:⑴(4517.239)10= 4×103+5×102+1×101+7×100+2×10-1+3×10-2+9×10-3⑵(10110.0101)2=1×24+0×23+1×22+1×21+0×20+0×2-1+1×2-2+0×2-3+1×2-4⑶(325.744)8=3×82+2×81+5×80+7×8-1+4×8-2+4×8-3⑷(785.4AF)16=7×162+8×161+5×160+4×16-1+A×16-2+F×16-31.2 完成下列二进制表达式的运算:1.3 将下列二进制数转换成十进制数、八进制数和十六进制数：⑴(1110101)2=(165)8=(75)16=7×16+5=(117)10⑵(0.110101)2=(0.65)8=(0.D4)16=13×16-1+4×16-2=(0.828125)10⑶(10111.01)2=(27.2)8=(17.4)16=1×16+7+4×16-1=(23.25)101.4 将下列十进制数转换成二进制数、八进制数和十六进制数,精确到小数点后5位：⑴(29)10=(1D)16=(11101)2=(35)8⑵(0.207)10=(0.34FDF)16=(0.001101)2=(0.15176)8⑶(33.333)10=(21.553F7)16=(100001.010101)2=(41.25237)81.5 如何判断一个二进制正整数B=b6b5b4b3b2b1b0能否被(4)10整除?解: 一个二进制正整数被(2)10除时,小数点向左移动一位, 被(4)10除时,小数点向左移动两位,能被整除时,应无余数,故当b1=0和b0=0时, 二进制正整数B=b6b5b4b3b2b1b0能否被(4)10整除.1.6 写出下列各数的原码、反码和补码：⑴0.1011[0.1011]原=0.1011; [0.1011]反=0.1011; [0.1011]补=0.1011⑵0.0000[0.000]原=0.0000; [0.0000]反=0.0000; [0.0000]补=0.0000⑶-10110[-10110]原=110110; [-10110]反=101001; [-10110]补=1010101.7 已知[N]补=1.0110,求[N]原,[N]反和N.解:由[N]补=1.0110得: [N]反=[N]补-1=1.0101, [N]原=1.1010,N=-0.10101.8 用原码、反码和补码完成如下运算：⑴0000101-0011010[0000101-0011010]原=10010101；∴0000101-0011010=-0010101。
数字逻辑设计习题册
数字逻辑设计习题册哈尔滨工业大学（威海）计算机学院体系结构教研室第2章 逻辑代数基础一、填空1．摩根定理表示为：=⋅B A ＿＿＿＿＿；=+B A ＿＿＿＿＿＿。
2. 函数表达式D C AB Y ++=，则其对偶式为='Y ＿＿＿＿＿＿＿＿。
3．根据反演规则，若C D C B A Y +++=，则=Y ＿＿＿＿＿＿＿＿。
4．函数式CD BC AB F ++=写成最小项之和的形式结果为()∑m ，写成最大项之积的形式结果为)(∏M。
二、 证明1．证明公式()()A BC A B A C +=++成立。
2．证明此公式B A B A A +=+成立。
3．证明此公式)()()()()(C A B A C B C A B A +⋅+=+⋅+⋅+成立。
三、 用代数法化简下列各式1．B A BC A F +=12．D C A ABD CD B A F ++=23．CD D AC ABC C A F +++=34．)()(4C B A C B A C B A F ++⋅++⋅++=5．C DE C BE CD B B A AC F ++++=56．C B A AD C B A CD AB F ++++=67．D BC A BD A BD CD B B A C A F +++++=7四、用卡诺图化简下列各式 1．C B A AB C B F ++=12．C B BC B A F ++=23．C B C B C A C A F +++=34．D C A C B A D C D C A ABD ABC F +++++=45．D B A AC C B A F ++=56．C B A AD C B A D C AB F ++++=67．D BC A BD A BD CD B B A C A F +++++=78．D B D B C A C A F +++=89．D C B A D AC D C B D C A F +++⊕=)(910．∑=mC B A P )7,6,5,2,1,0(),,(111．∑=mD C B A P )14,11,10,9,8,7,6,4,3,2,1,0(),,,(212．∑=mD C B A P )15,14,13,12,10,9,8,6,4,1,0(),,,(3五、 用卡诺图化简下列带有约束条件的逻辑函数 1．∑∑+=d mD C B A P )15,14,13,2,1,0()12,11,9,8,6,3(),,,(12．∑∑+=d mD C B A P )15,14,13,10,9,8()12,11,6,5,4,3,2,0(),,,(23．D C B A D C B A D C A P ++++=3， 约束：0=+AC AB4．CD B A CD B A P +=4， 约束：A B C D 为互相排斥的一组变量，即在任何情况下它们之中不可能两个同时为1。
数字逻辑课件第7章状态化简
X Y
A B C D E
0 C/1 C/1 B/ 1 D/ 1 D/ 1
1 B/ 0 E/0 E/0 B/ 1 B/ 1
S(t +1) / Z
Y(t +1) / Z
例2：化简图示原始状态表 ：
1/0 S1 S2
1/0
0/0 S3
0/0
0/0 S3
次态维持
0/0 S1 1/1 S3 1/0 0/1 S5 后继状态等效 0/0 S2 1/1 S4 1/0 0/1 S1,S2 1/1 S3,S4 0/1 S5 1/0 0/0 S1 1/1
0/0 0/0 S2 1/1 S3,S4 0/1 S5 1/0
0/0 S1 1/1 1/0 0/0 S3 0/1 1/1 1/1 S6 1/0 0/1 次态循环 S3,S4 1/1 S5,S6 1/0 0/0 S4 0/1 0/0 0/0 S2 1/1
S1,S2 1/1 0/0
S5
在原始状态表中判断状态的等效
X Y
A B C D E
0 B/ 0 A/ 0 A/ 0 E/1 E/1
CF等效且 等效且AE,BE次态 等效且 次态 循环，所以AE等效 等效， 循环，所以 等效， 也等效。 也等效 X BE也等效。 X AE CF X X B X X X X CD DE D X X E X F
√
X C
请同学自己求出最大等效类、 请同学自己求出最大等效类、作出最小状态表
作业： 作业：P263~265 5.4 5.7（用Verilog HDL建模） （ 建模） 建模 补充题： 补充题： 1）画出满足下列要求的序列检测器原始状态 ） 图和最简状态表。 图和最简状态表。 输入X: 输入 …0 0 1 0 1 0 1 1 0 1… 输出Z: 输出 …0 0 0 0 1 0 1 0 0 1… 2）画出3位二进制码的串行奇偶检测器的原始状 ）画出 位二进制码的串行奇偶检测器的原始状 态图和最简状态表 输入为X，每三位一组， 和最简状态表。 态图和最简状态表。输入为 ，每三位一组， 其中“ 的个数为偶数时 输出Z=1，否则 的个数为偶数时， 其中“1”的个数为偶数时，输出 ， Z=0。 。
(完整word版)《数字逻辑》(第二版)习题答案-第六章
习 题 六1 分析图1所示脉冲异步时序逻辑电路。
(1) 作出状态表和状态图； (2) 说明电路功能。
图1解答(1)该电路是一个Mealy 型脉冲异步时序逻辑电路。
其输出函数和激励函数表达式为211221212Q D x C Q D x Q CQ x Q Z =====(2)电路的状态表如表1所示，状态图如图2所示。
现 态 Q 2 Q 1次态/输出ZX=10 0 0 1 1 0 1 1 01/0 11/0 10/0 00/1图2(3) 由状态图可知，该电路是一个三进制计数器。
电路中有一个多余状态10，且存在“挂起”现象。
2 分析图3所示脉冲异步时序逻辑电路。
(1) 作出状态表和时间图； (2) 说明电路逻辑功能。
图3解答○1 该电路是一个Moore 型脉冲异步时序逻辑电路,其输出即电路状 态。
激励函数表达式为 1321123132233Q C C CP;C 1;K K K 1J ; Q J ; Q Q J =========○2 电路状态表如表2所示，时间图如图4所示。
表2图4○3 由状态表和时间图可知，该电路是一个模6计数器。
3 分析图5所示脉冲异步时序逻辑电路。
(1) 作出状态表和状态图； (2) 说明电路逻辑功能。
图5时 钟CP 现 态 Q 3 Q 2 Q 1 次 态 Q 3(n+1)Q 2(n+1)Q 1(n+1)11111111000 001 010 011 100 101 110 111 001 010 011 100 101 000 111 000解答○1 该电路是一个Moore 型脉冲异步时序逻辑电路,其输出函数和激励函数表达式为322111132212122212x y x R ; x S y x y x x R ; y y x S y y Z +==++===○2该电路的状态表如表3所示，状态图如图6所示。
表3现态 y 2y 1次态y 2(n+1)y 1(n+1)输出 Zx 1 x 2 x 3 0001 11 1001 01 01 0100 11 00 0000 00 10 000 0 0 1图6○3 该电路是一个“x 1—x 2—x 3”序列检测器。
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Y j 1时，所在列被选中， 第i行 T7 , T8导通，这时 单元与缓冲器相连 第j列
17
7.4 存储器容量的扩展
7.4.1 位扩展方式 适用于每片RAM,ROM字数够用而位数不够时 接法：将各片的地址线、读写线、片选线并联即可 例：用八片1024 x 1位→ 1024 x 8位的RAM
5.某存储器具有8根地址线和8根双向数据线，则该存储器的容量
7.欲将容量为128×1的RAM扩展为1024×8，则需要控制各片选端 的辅助译码器的输出端数为 D 。 A.1 B.2 C.3 D.8
8.随机存取存储器RAM中的内容，当电源断掉后又接通，存储器
中的内容 C 。 A.全部改变 B.全部为1 C.不确定 A.地址线9根，数据线1根 C.地址线512根，数据线9根 A.读/无写 B.无读/写 C.读/写 内容 D 。 A.全部改变 B.全部为0 C.不可预料 D.保持不变
28
第二节 可编程逻辑器件
概述 现场可编程逻辑阵列（FPLA)
可编程阵列逻辑（PAL)
通用阵列逻辑（GAL)
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概 述
一、PLD的基本特点 1. 数字集成电路从功能上有分为通用型、专用型两大类 通用集成电路：结构简单，功耗大，可靠性差。 专用集成电路ASIC：可靠性高，设计制造周期长，成本高。
27
D.保持不变
9.一个容量为512×1的静态RAM具有 AA
。
B.地址线1根，数据线9根 D.地址线9根，数据线512根 D.无读/无写
10.只读存储器ROM在运行时具有 A 功能。
11.只读存储器ROM中的内容，当电源断掉后又接通，存储器中的
12.PROM的与陈列（地址译码器）是 B 。 A.全译码可编程阵列 C.非全译码可编程阵列 B. 全译码不可编程阵列 D.非全译码不可编程阵列
Y1 m( 2,3,6,7) Y2 m(6,7,10,14) Y3 m( 4,14) Y4 m( 2,15)
24
第七章习题 一、判断 1.RAM由若干位存储单元组成，每个存储单元可存放一位二进制信 息。（√ ） 2.动态随机存取存储器需要不断地刷新，以防止电容上存储的信息丢 失。（√ ） 3.用2片容量为16K×8的RAM构成容量为32K×8的RAM是位扩展。 （× ） 4.所有的半导体存储器在运行时都具有读和写的功能。（× ） 5.ROM和RAM中存入的信息在电源断掉后都不会丢失。（× ） 6.存储器字数的扩展可以利用外加译码器控制数个芯片的片选输入端 来实现。（ √ ） 7.PROM的或阵列（存储矩阵）是可编程阵列。（ √ ） 8.ROM的每个与项（地址译码器的输出）都一定是最小项。（ √ ）
25
二、选择
1.一个容量为1K×8的存储器有 BD 个存储单元。
A.8 B.8K C.8000 D.8192 2.要构成容量为4K×8的RAM，需要 D 片容量为256×4的RAM。
A.2
B.4
C.8
C.14
D.32
C 根地址线。 D.16 E.16K
3.寻址容量为16K×8的RAM需要 A.4 B.8
D0 W0
W(2n-1)
Dm
地 址
A1 A0 D3
数
D2
据
D1 D0
0 0 1 1
0 1 0 1
0 ห้องสมุดไป่ตู้ 0 1
1 0 1 1
0 1 0 1
1 1 0 0
8
存储矩阵的每个交叉点是一个“存储单元”，存
储单元中有器件存入“1”，无器件存入“0”
存储器的容量：“字数 x 位数”
9
7.2.2 可编程ROM（PROM） 总体结构与掩模ROM一样，但存储单元不同
2
存储器的存储媒介有多种，应用范围也非常广泛。
软磁盘
磁带
硬盘
内存条
光盘
优盘
数码相机用SM卡
3
半导体存储器
（按正常工作时信息存 取分）
可读可写
能够选择任一存储 单元存入或取出数
只读不写
随机存取存储器 RAM 据的存储器。既能
只读存储器 ROM
正常工作时，存储器的 数据 只能读出，不能随时被 修改。
14
一、静态随机存储器（SRAM）
1、结构与工作原理
15
16
二、SRAM的存储单元
六管N沟道增强型MOS管
T1 ~ T4为基本 RS触发器， 作存储单元 X i 1时， T5 , T6导通， Q、Q与B j、Bj 相通
当CS 0时， 若 R 1, 则A1导通， A2与A3截止， W Q I ，读操作 O
22
用存储器实现组合逻辑函数
依据：ROM是由与阵列和或阵列组成的组合逻辑电路。 １．将与阵列地址端 A0 ～ An 当作逻辑函数的输入变量，则 可在地址译码器输出端（即字线）上产生全部最小项； ２．或阵列的输出（位线）是将与之相连字线上的信息相
或以后作为输出的，因此在数据输出端可获得有关最小项相或
当地址码有效时，只对应一条字选择线有效，选择连到该字选择线上的所有存储 元，在读/写命令控制下，同时从位线（数据线）上读出数据或写入数据。
13
地址译码器方法 :双译码结构－由行译码器和列译码器共同译码，输出为存储矩阵 的行列选择线共同确定欲选择 的地址单元。
被选中的存储元一定是当X选择线和Y选择线有效时交叉点的那个存储元， 然后对该存储元进行读出和写入操作。
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二 、输出逻辑宏单元OLMC
三态数据选择器
输出数据选择器
乘积项数据选择器
反馈数据选择器
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三、 OLMC 工作模式（自学）
一、GAL的电路结构形式
基本结构形式：可编程与阵列+固定或阵列+可编程输出电路
OLMC
编程单元：采用电可擦除的CMOS制作（E2CMOS），可改写 通过编程设置不同的输出状态。
37
GAL16V8电路结构
时钟信 号输入 输入缓冲器 逻辑宏单元 输出反馈/输入缓冲器
输出缓冲器
固定或阵列
可编程与阵列
用以决定访问 哪个字单元
地 址 码 输 入
片选 读/写控制 输入/输出
随机存储器RAM
地 址 译 码 器
由大量寄存器 构成的矩阵
… …
… …
存储矩阵
读/写控制电路
读出及写入 数据的通道
用以决定芯 片是否工作
用以决定对 被选中的单元 是读还是写
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地址译码器方法 :单译码结构－n位地址构成 2n 条地址线
读出又能写入数据。
（按可否编程分）
不可编程
固定ROM
可编程
可编 程只 读存 储器 PROM
可擦除 可编程 只读存 储器 EPROM
存储内容不仅可以写入 ，而且 可以被擦除后改写，不 过这种 擦除和改写只能在特定 的条件 下进行，正常工作情况 下只能 读出数据。
4
静态MOS SRAM
存储元件是一个 触发器，利用它 的两种稳态来存
A9 A8
CS2 CS3 CS4 CS1
0 0 0 1 1 1 0 1 1 0 1 1 1 0 1 1 0 1 四片的地址分配就是： 1 1 1 1 1 0
00A7 ~ A0 , 0 ~ 255
01A7 ~ A0 ,
10A7 ~ A0 , 512 ~ 767
11A7 ~ A0 768 ~ 1023
1K 210 1024 字数：
存取速度
反映存储器的工作速度，通常用读(或写)周期来描述。
5
一、掩模只读存储器（又称固定ROM）
只读存储器ROM
特点：出厂时已经固定，用户不能不能更改，适合大量生产 ;结 构简单，便宜，非易失性。 1. ROM的构成 字线
容量=字线×位线
位线
6
二、举例
7
A0~An-1
写入：浮栅不带电荷，在D-S间加高压(20-25V)后，漏极PN结雪崩击穿，
在Gc加高压脉冲，吸引高速电子穿越SiO2到达Gf，形成注入负电荷。
擦除： 用紫外线或 X射线照射，产生电子－空穴对，提供泄放通
道。不能实现字擦除（只擦一个或一些字）功能。
保存时间：在不受光线干扰的情况下，可保存10年。
11
第七章
大规模集成电路
定义
概述
分类
技术指标
大 规 模 集 成 电 路
半导体存储器 ROM
RAM
存储器容量扩展 特点 概述 分类 图形符号
可编程逻辑器件
FPLA
PAL GAL
知识结构图
1
第一节 半导体存储器
概述 只读存储器（ROM) 随机存储器（RAM) 存储器容量的扩展
用存储器实现组合逻辑函数
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7.4.2 字扩展方式
适用于每片RAM,ROM位数够用而字数不够时 例：用四片256 x 8位→1024 x 8位 RAM 1024 x 8 RAM A ......A , A , A R W
0 7 8 9
I O0 .......... .......... .. I O7
数据线： I O0 ~ I O7 地址线： A0 ~ A7 读/写信号： R W 片选信号： CS
能被写入一次。
半导体存储器的主要技术指标
存储容量
存储器包含基本存储单元的总数。一个基本存储单元能存储
１位(Bit)的信息，即一个0或一个1。
存储器的读写操作是以字为单位的，每一个字可包含多个位。
例如： 容量＝1K 8 (位) 8192 (位)
总容量 字长：每次可以读(写)二值码的个数