基于fpga的四路抢答器课程设计报告
数字电子技术实验报告范文-基于FGPA的4位智能抢答器(verilogHDL)
数字电子技术实验报告范文-基于FGPA的4位智能抢答器(verilogHDL)基于FPGA的4位智能抢答器一、设计任务要求基于EDA/SOPC系统开发平台，运用QuartuⅡ可编程逻辑器件开发软件，设计一个4位智能抢答器，在开发箱上，本系统使用频率为1000赫兹的时钟脉冲。
要求如下：2、系统上电和按下“复位”按键后4位数码管显示“0000”，此时只有“开始”按键有效，其他按键不起作用；4、抢答的有效时间为10秒，如果定时抢答的时间已到而没有选手抢答，本次抢答无效，封锁输入电路，禁止抢答，数码管左边显示“10”，右边显示“00”；此状态一直保持到主持人将系统复位为止；二、设计步骤本次设计主要采用VerilogHDL语言，总体编程思路采用模块化设计方式，主要分为3个模块，一个主控制及按键输入模块，一个计时显示模块，一个抢答组号显示模块，分别对这3个子模块进行独立编程设计，编译仿真通过并生成元件，在顶层使用原理图或者VerilogHDL语言的方式将3个模块连接起来三、模块设计思路对于这个任务来说，计时显示模块和抢答组号显示模块的模块并不复杂，复杂的模块是主控制及按键输入模块，所以我决定再将主控制模块拆分成两个小的模块——按键输入模块、按键输入判断输出模块。
后者使用4个D触发器来实现，当游戏开始的时候4个D触发器都会接收按键按下的信息，并且判断是否出现问题，下面我就真实的程序来进行说明。
1、主控制模块的按键输入模块LED3=how0;LED4=how0;endendEndmodule总体的电路图如下：（有些模糊，是因为电路图的连线过长，截图的时候不得不截成一个明显的长方形图形）四、实验总结：通过这次的实验任务，学习了一些verilogHDL语言的知识，也复习了数字电子技术相关的知识。
以前只是在纸上画过一些原理图，如果需要改动某一个点的时候就会出现牵一发而动全身的现象，对于比较复杂的电路设计，纸上的勾勾画画很显然会很浪费时间，所以对于程序设计电路的方式我相信大多数人是持欢迎态度的。
FPGA四路电子抢答器设计
课程设计报告专业班级_______________________________课程FPGA/CPLD原理及应用题目四路电子抢答器设计学号__________________________________姓名__________________________________同组人_________________________________成绩__________________________________i2013年5月一、设计目的1.进一步掌握QUARTUS软件的使用方法；2.会使用VHDL语言设计小型数字电路系统；3.掌握应用QUARTUS软件设计电路的流程；4.掌握电子抢答器的设计方法。
二、设计要求1.系统总体设计(1)设计一个可以容纳四组参赛队进行比赛的电子抢答器。
(2)具有第一抢答信号的鉴别和锁存功能。
在主持人发出抢答指令后，若有参赛者按抢答器按钮，则该组指示灯亮，显示器显示出抢答者的组别。
同时，电路处于自锁存状态，使其他组的抢答器按钮不起作用。
(3)具有计时功能。
在初始状态时，主持人可以设置答题时间的初始值。
在主持人对抢答组别进行确认，并给出倒计时记数开始信号以后，抢答者开始回答问题。
此时，显示器从初始值开始倒计时，计到0时停止计数，同时扬声器发出超时警报信号。
若参赛者在规定的时间内回答完问题，主持人可以给出计时停止信号，以免扬声器鸣叫。
(4)具有计分功能。
在初始状态时，主持人可以给每组设置初始分值。
每组抢答完毕后，由主持人打分，答对一次加1分，答错一次减1分。
(5)设置一个系统清除开关，该开关由主持人控制。
(6)具有犯规设置电路。
超时抢答者，给予鸣喇叭警示，并显示规范组别。
2.设计方案系统的输入信号有：各组的抢答按钮A、B、C、D,系统允许抢答信号STA 系统清零信号RST计分时钟信号CLK加分按钮端ADD en，减分端SUB sta，计时使能端en时钟信号elk,复位rst ;系统的输出信号有：四个组抢答成功与否的指示灯控制信号输出口可用a1、b1、c1、d1表示，四个组抢答时的计时数码显示控制信号，抢答成功组别显示的控制信号，各组计分显示的控制信号。
基于FPGA的四路抢答器设计
摘要本文介绍了以FPGA为基础的四路抢答器的设计，此次设计是一个有4组抢答输入，并具有抢答计时控制，按键消抖以及积分显示等功能的通用型抢答器。
主持人有4个按键控制，可以进行开始抢答，对各抢答小组成绩进行相应加减操作以及所有积分重置。
此次设计程序使用verilog语言编写，并且使用modelsim进行相关仿真，最后在FPGA开发板上烧录程序进行实际操作演示实现了相应功能，达到了此次设计的目的。
本设计采用FPGA 来做增强了时序控制的灵活性，同时由于FPGA的IO端口资源丰富，可以再本设计基础上稍加修改可以重复设计出具有多组输入的抢答器。
关键字：按键消抖；显示；仿真；四路抢答；AbstractIn this paper, the design of four channel responder based on FPGA is proposed. The design contains four channel input, and also it has timing function, button-stop-shaking function, score display function. And the result of the design is a universal responder. The host has four buttons to control, in order to start response, add or sub the scores for each group and clear all group scores. The design program uses verilog language to write software. And modelsim is used to simulate the function on computer. At last the actual design results are demonstrated on the FPGA development board, and the functions are well veified. The result achieves the purpose of the design. The design uses FPGA to enhance the flexibility of timing control. At the same time because of IO port resoures in FPGA are much rich, if you want to design more channels responder, you just only repeat design on the basic of the design which is slightly modified.Keywords: button-stop-shaking; display; simulate; four channel responder;目录1引言 (4)2FPGA原理及其相关工具软件的介绍 (4)2.1FPGA开发过程与应用 (4)2.1.1FPGA发展历程及现状 (5)2.1.2FPGA工作原理 (5)2.1.3FPGA开发流程 (5)2.2Quartus II软件 (6)2.3Simulink软件 (7)2.3.1代码仿真 (7)2.3.2门级仿真和时序仿真 (8)3实验步骤及仿真调试结果 (8)3.1功能描述及设计架构 (8)3.2抢答器程序流程图和各模块软件代码分析 (9)3.2.1抢答器程序结构及主程序流程图 (9)3.2.2主控制及按键输入模块 (11)3.2.3计时模块 (13)3.2.4BCD显示模块 (13)3.3顶层模块连线及开发板硬件配置 (14)3.4modelsim仿真 (18)4结论 (20)谢辞.............................................................................................................. 错误!未定义书签。
基于FPGA平台的四位抢答器设计
现代电子系统设计综合题目——抢答器班级：电子信息工程（4）班姓名：尹燕宁学号：07090403日期：2011-12-14合作者：王启俊按照抢答器的设计要求，本设计主要实现以下基本功能：(1) 抢答器可以容纳四组参赛队进行抢答。
(2)系统复位后进入抢答状态，抢答开始后20秒倒计时，20秒倒计时后无人抢答显示超时，并报警。
(3)能显示抢答台号，且一组抢答后，则不接纳其他组抢答。
根据其设计要求，经过仔细试验和比较开始时所设想的两种方案，采用了以下方案以满足要求：倒计时模块应用动态显示方法显示两位变化的数字，倒计时过程中无人抢答则在计时结束后触发bell 信号发出报警声表示超时，有人抢答时则首先按下按钮的人通过一个stop信号屏蔽掉其他人的抢答信号，且不再计时。
在具体实现方案时，根据给定的电子综合设计实验箱的模块和已有元件的限制，对方案进行了如下调整和补充：首先是进行时钟信号分频，由给定的50MHz的时钟分成1Hz，以实现按秒倒计时；其次是倒计时显示的两位数字，由于只有一个静态显示数码管且被用于显示抢答台号，所以必须运用动态显示来进行两位数字的显示和控制；最后是复位后的初值设定，以使上一次抢答的结果不会影响下一次的抢答过程，增加电路的稳定性。
经过仿真以及实验，本设计能够圆满完成设计要求，且具有电路简洁、方案易懂、操作方便、抗干扰性强等特点，经过适当的轻微改造即可作为实际比赛时的四组抢答器，效果良好。
第一章方案的论证与设计第二章理论计算第三章电路图及相关设计文件第四章仿真与测试分析第五章设计总结第六章参考文献第七章附件（含完整电路图、VHDL设计文件）第一章方案的论证与设计为便于进行电路的方案设计和模块化设计，首先根据要求画出实现抢答器功能的系统框图如下所示：根据其设计要求，按照现有的知识水平和实验设备，提出了以下两种实现抢答器的方案：（一）倒计时部分采用静态显示，方便简单。
四人抢答部分根据抢答信号的高低来判断是否继续倒计时并且屏蔽掉其他后来的抢答信号。
4路抢答器课程设计报告
4路抢答器课程设计报告课程设计报告：4路抢答器一、设计背景和目标抢答器是一种常见的教学装置，用于增强学生参与课堂互动和竞争的积极性。
为了提高现有抢答器的性能和功能，本次设计决定设计一款4路抢答器，以满足现代教育教学的需求。
本设计旨在通过增加抢答器的路数，提高课堂互动和竞争的效果，促进学生参与讨论和思考，培养学生的团队合作和竞争精神。
二、需求分析1.提高路数：既有的抢答器系统只能支持单一路数，不利于多个学生同时参与抢答活动，因此设计4路抢答器，以支持更多学生参与抢答。
2.精准识别：抢答器需要准确识别学生按下按钮的时间顺序，并显示该学生抢答的排名，以减少争议和纠纷。
3.考虑后续扩展：设计的抢答器具备一定的可扩展性，以满足未来可能增加的路数需求。
4.易于使用：抢答器的使用应简单方便，对教师和学生来说操作简单、直观。
三、系统设计1.硬件部分：抢答器由中控主机和多个答题器组成。
中控主机负责控制答题器的启动、暂停和排名显示，答题器则用于学生参与抢答。
中控主机需要具备多路输入和输出接口，以支持多个答题器的同时工作。
2.软件部分：中控主机需要具备按键扫描、计时、显示学生抢答排名等功能。
答题器则需要具备按键输入和与中控主机的通信功能。
四、应用场景本款4路抢答器适用于中小学课堂教学。
教师可以通过抢答器让学生在课堂上积极回答问题，增强学生对知识点的理解和记忆。
在团队竞赛中，抢答器也可以作为评分工具，用于记录团队的答题水平。
五、教学效果和可操作性评价1.教学效果：抢答器可以增强学生的参与度和互动性，培养学生的团队合作和竞争精神，促进学生思考和讨论，提高教学效果。
2.可操作性评价：抢答器的设计考虑到了简单方便的操作，教师和学生只需按下按钮即可完成相应操作，无需复杂的设置和操作过程，易于上手和使用。
六、结论本次设计的4路抢答器满足了现代教育教学的需求，提高了学生参与度和互动性。
通过抢答竞赛，可以培养学生的竞争意识和思考能力。
FPGA设计实践报告 抢答器设计设计
课程设计报告课程设计名称：FPGA设计实践设计课题名称：抢答器设计设计抢答器设计设计报告一、设计目的：本课程的授课对象是电子科学与技术专业本科生，是电子类专业的一门重要的实践课程，是理论与实践相结合的重要环节。
本课程有助于培养学生的数字电路设计方法、掌握模块划分、工程设计思想与电路调试能力，为以后从事各种电路设计、制作与调试工作打下坚实的基础。
二、实验器材和工具软件：实验器材：PC机一台、DE2板；工作软件：QuartusII9.0。
三、设计内容：(1)抢答器可容纳四组12位选手，每组设置三个抢答按钮供选手使用。
(2)电路具有第一抢答信号的鉴别和锁存功能。
在主持人将系统复位并发出抢答指令后，蜂鸣器提示抢答开始，时显示器显示初始时间并开始倒计时，若参赛选手按抢答按钮，则该组指示灯亮并用组别显示器显示选手的组别，同时蜂鸣器发出“嘀嘟”的双音频声。
此时，电路具备自锁功能，使其它抢答按钮不起作用。
(3)如果无人抢答，计时器倒计时到零，蜂鸣器有抢答失败提示，主持人可以按复位键，开始新一轮的抢答。
(4)设置犯规功能。
选手在主持人按开始键之前抢答，则认为犯规，犯规指示灯亮和显示出犯规组号，且蜂鸣器报警，主持人可以终止抢答执行相应惩罚。
(5)抢答器设置抢答时间选择功能。
为适应多种抢答需要，系统设有10秒、15秒、20秒和3O秒四种抢答时间选择功能。
四、设计具体步骤：具体的功能模块的实现：(一)组别判断电路模块（1）实现功能：实现四组十二位选手的组别判断功能，每组设置三个抢答按钮。
若选手成功抢答，则输出选手所在组别。
同时电路自锁功能，使其它抢答按钮不起作用。
如下图所示：（2）端口说明1）输入端a[2..0]：外接第一组三位选手的抢答按钮；b[2..0]：外接第二组三位选手的抢答按钮；c[2..0]：外接第三组三位选手的抢答按钮；d[2..0]：外接第四组三位选手的抢答按钮；clk：外接模块时钟信号；clr：外接模块复位按钮。
基于FPGA的抢答器设计_本科毕业设计
关键词：抢答器，数码显示，硬件描述语言，可编程逻辑门阵列
FPGA-BASED RESPONDER DESIGN
现在市面上也存在着各种各样的抢答器，但主要流行的是单片机抢答器和数字抢答器，虽然这两款抢答器都能实现抢答器的基本功能，但是都或多或少的存在着一些缺点。
单片机抢答器的设计。控制系统主要由单片机应用电路、存储器接口电路、显示接口电路组成。其中单片机89C51是系统工作的核心，它主要负责控制各个部分协调工作.。虽然单片机实现起来相当灵活，但随着抢答器数组的增加则存在着I/O口不足的问题。这就不能为以后进行抢答器组数的增加进行改进了。
The Responder can also supply four players or four teams to answer in the game, respectively, using four buttons a, b, c, d. Settingreset and answerin a systemcontrol switch, which controls required by the moderator.When themoderator allowsto answer, the timer starts countsdown from the 30s until someone answerssuccessfully, by the time the latch latches will to live, then the remaining time andthenumberof theplayerwho respondssuccessfullywill be displayed onthedigitaltube,at thesametimethe LEDof the corresponding playerlightswill belighted.Determinedwhether the contestant answers correctly, the moderator will give points by controllingthe addition and subtraction button.At theend of the game, themoderatorpressesthe reset button, othersmodules are resetedto the initial time for the next round of the game except the scoring module.
基于fpga的四路抢答器课程设计报告
一、课题设计的基础和实验条件1．工作基础（1）数字电路，模拟电路的学习；对所需使用的芯片管脚及功能的了解；掌握了基本的数字电路设计流程。
（2）学会使用MAX+PLUS 软件设计数字电路；了解EDA实验开发系统。
2．实验条件（1）提供有目标芯片：FPGA-型号EP7128SLC84-15的实验开发系统、数码显示器、二极管、三极管、钮子开关；（2）电路设计器件：AND4、NOT、D触发器等二、设计目标1. 4人抢答器（四名选手分别为：R1，R2，R3，R4）；2. 主持人启动及复位开关HT;3. 七段显示码显示选手的编号；4. 抢答器具有“互锁”功能；三设计电路图及仿真该设计属于较为复杂的中小规模数字系统设计，按照系统的功能要求和自顶向下的层次化设计思想，该抢答器可以分为三个模块，他们分别为：抢答器控制模块——IN，该模块用于控制选手及主持人的动作；编码模块——qiwei，用于将选手的编号编码以便用数码管显示输出；（1）抢答器控制模块IN的设计：该模块在任意一位选手首先按下抢答键后，其输出高电平给D锁存器，并将输出结果送至编码器qiwei, 该模块的主持人按键HOST按钮可以实现系统的复位。
其原理图为：选手的输出信号发出之后，需要把输出转换为数字，故需要加一个七位译码器。
（2）七位译码器的设计：通过编程定义生成了一个七位译码器：生成此七位译码器的程序如下：（3）生成完整设计图：两个模块进行连接即得到最终的实验电路图：（4）设计图的仿真：对设计的电路进行仿真得到仿真图如下：从仿真结果可以看出符合功能要求。
（5）连接引脚图：根据设计图选择适当的引脚连接得到下图的引脚图连接完引脚图后，通过PROGRAMER即可通过开发板来进行调试验证。
最终通过多次的调试与验证，终于完成了实验。
四心得体会：本次实践我认为完成的比较艰辛，首先在上第一节课的时候，听老师讲到这门课程设计需要学到一些先修课程。
但是单片机，PLC，FPGA我之前都没学过，而且之前学的数电和模电也很多知识都有些记不清了。
基于FPGA的四人抢答器设计实验报告.doc
南京铁道职业技术学院EDA技术及其应用实验报告
实训课程：EDA技术及其应用
实训项目：基于FPGA的四人抢答器
指导老师：于淑萍
姓名：张秀梅
班级：电子信息1101
学号：19
2012年12月21日星期五
基于FPGA的四人抢答器设计
一、顶层原理图:
二、四人抢答器工作原理：
＠功能要求：
1、1）有多路抢答，抢答台数为4；
2）具有抢答器开始后20秒倒计时，20秒倒计时后五人抢答显示超时，并报警；
3）能显示超前抢答台号并显示犯规报警；
2、系统复位后进入抢答状态，当有一路抢答按键按下，该路抢答信号将其余各
路抢答信号封锁，同时铃声响起，直至该路按键松下，显示牌显示该路抢答台号。
＠设计说明：
四人抢答器框图：
四人抢答器框图
系统复位后，反馈信号为高电平，使K1,K2,K3,K4输入有效，当抢答开始后，在第一个人按键后，保持电路输出低电平，同时送显示电路，让其保存按键的台号并输出，并反馈给抢答台，使所有抢答台输入无效，计时电路停止。
当有人在规定时间无人抢答时，倒计时电路输出超时信号。
当主持人开始未说完时，有人抢先按键时将显示犯规信号。
三、各功能模块的语言源文件：
＠Cnt20.v文件:
module cnt20(stop,start,reset,CLK,q,yellow,green,red);。
4路抢答器课程设计报告
4路抢答器设计报告目录一．设计任务和要求11.1设计目的11.2设计任务21.3设计要求2二．设计的方案的选择与论证2三．电路设计计算与分析33.1锁存电路的设计33.2编码器电路的设计43.3译码器电路和数码管显示电路的设计53.4倒计时电路的设计73.5时钟电路的设计93.5整体电路（具体清晰电路请详见附件）9四．总结及心得10五．附录12六．参考资料12一．设计任务和要求1.1设计目的（1）掌握数字抢答器的设计方法。
（2）学会安装与调试由分立器件与集成电路组成的多级电子电路小系统。
1.2设计任务设计四路抢答器，具体要求如下：（1）主持人按动启动按钮，抢答开始，同时开始10秒的倒计时；（2）四名抢答选手编号分别为1-4，各自控制一个按钮进行抢答，有人按下时，扬声器给出声音提示，倒计时电路停止计时，同时显示抢答选手的,。
（3）选用7段LED做显示器。
1.3设计要求（1）合理的设计硬件电路，说明工作原理及设计过程，画出相关的电路原理图（运用Multisim电路仿真软件）；（2）选择常用的电器元件（说明电器元件选择的过程和依据）；（3）对电路进行局部或整体仿真分析；（4）按照规要求，按时提交课程设计报告（打印或手写），并完成相应答辩。
二．设计的方案的选择与论证抢答电路：使用74ls175作为锁存电路，当有人抢答时，利用锁存器的输出信号号将时钟脉冲置零，74ls175立即被锁存，同时蜂鸣器鸣叫，这时抢答无效，使用74ls148作为编码器，对输入的型号进行编码，输出4位的BCD码，再将这四位的BCD码输入共阳极数码管里显示出抢答者的编号。
主持人电路：；利用74ls190计数器作为倒计时的芯片，当主持人按下抢答按钮时，74ls190被置九，同时将显示上次抢到题目的选手编号的数码管清零，并开始倒计时，，并通过74ls47编码器将记时时间进行编码，并送到7段共阳极数码管，显示此时的时间。
假如在9秒有人抢答，则计数器停止倒计时，将锁存器锁存，禁止选手抢答，蜂鸣器鸣叫。
四路抢答器课程设计报告
四路抢答器课程设计报告绪言为了加深对数字电子技术课程理论知识的理解，有效地提高动手能力，独立分析问题、解决问题能力，协调能力和创造性思维能力，树立严谨的科学作风，培养综合运用理论知识解决实际问题的能力。
现设计一个四人智能抢答器，通过电路的设计、安装、调试、整理资料等环节，初步掌握工程设计方法和组织实践的基本技能，逐步熟悉开展科学实践的程序和方法。
四人智力竞赛抢答器一、设计任务与要求1．设计任务设计一台可供4名选手参加比赛的智力竞赛抢答器。
由主持人控制，抢答前锁定抢答器，抢答时开启电路；用发光二极管LED显示哪个选手抢到。
2．设计要求（1）4名选手编号为：1，2，3，4。
各有一个抢答按钮和发光二极管，按钮和发光二极管的编号都与选手的编号对应，也分别为1，2，3，4。
（2）给主持人设置一个控制按钮，用来控制系统清零和抢答的开始。
（3）抢答器具有数据锁存功能。
抢答开始后，若有选手按动抢答按钮，该选手编号立即锁存，封锁输入编码电路，禁止其他选手抢答。
抢答选手的编号一直保持到主持人将系统清零为止。
、电路原理分析下图为供4人用的智力竞赛抢答装置电路，用以判断抢答优先权。
图中F1为4D触发器74LS175，它具有公共置0端和公共CP端；F2为双4输入与非门74LS20；F3是由74LS00组成的多谐振荡器；F4是由74LS74组成的4分频电路。
F3，F4组成抢答电路中的CP时钟脉冲源。
抢答开始时，由主持人清除信号，按下复位开关S5，74LS175的输出Q1~Q4全为0，所有发光二极管LED均熄灭。
当主持人宣布“抢答开始”后，首先做出判断的参赛者立即按下开关，对应的发光二极管点亮，同时，通过与非门F2送出的信号锁住其余3个抢答者的电路，不再接受其他信号，直到主持人再次清除信号为止。
四人智力抢答器原理图三、电路设计与单元电路分析1.电路设计电路由选手开关电路、主持人开关电路、触发锁存电路、时间脉冲电路、抢答鉴别电路和显示电路组成。
数字逻辑电路课程设计报告_4路抢答器
数字逻辑电路课程设计报告题目名称: 4路抢答器系院:专业班级:学生姓名:完成日期:摘要数字抢答器由主体电路与扩展电路组成。
优先编码电路、锁存器、译码电路将参赛队的输入信号在显示器上输出；用控制电路和主持人开关启动报警电路, 以上两部分组成主体电路。
通过定时电路和译码电路将秒脉冲产生的信号在显示器上输出实现计时功能, 构成扩展电路。
经过布线、焊接、调试等工作后数字抢答器成形。
关键字: 开关阵列电路；触发锁存电路；解锁电路；编码电路；显示电路（1）一, 设计目的（2）本设计是利用已学过的数电知识, 设计的4人抢答器。
（3）重温自己已学过的数电知识；（2）掌握数字集成电路的设计方法和原理；（3）通过完成该设计任务掌握实际问题的逻辑分析, 学会对实际问题进行逻辑状态分配、化简；（4）掌握数字电路各部分电路与总体电路的设计、调试、模拟仿真方法。
（一）二, 整体设计（二）设计任务与要求：1.抢答器同时供4名选手或4个代表队比赛, 分别用4个按钮S0~ S3表示。
2.设置一个系统清除和抢答控制开关S, 该开关由主持人控制。
3.抢答器具有锁存与显示功能。
即选手按动按钮, 锁存相应的编号, 并在LED数码管上显示, 同时扬声器发出报警声响提示。
选手抢答实行优先锁存, 优先抢答选手的编号一直保持到主持人将系统清除为止。
4.参赛选手在设定的时间内进行抢答, 抢答有效, 定时器停止工作, 显示器上显示选手的编号和抢答的时间, 并保持到主持人将系统清除为止。
5.如果定时时间已到, 无人抢答, 本次抢答无效。
（三）设计原理与参考电路抢答器的组成框图抢答器的一般组成框图如下图所示。
它主要由开关阵列电路、触发锁存电路、解锁电路、编码电路和显示电路等几部分组成。
1.开关阵列电路: 该电路由多路开关所组成, 每一名竞赛者与一组开关相对应。
开关应为常开型, 当按下开关时, 开关闭合；当松开开关时, 开关自动弹出断开。
2.触发锁存电路: 当某一组开关首先被按下时, 触发锁存电路被触发, 在对应的输出端上产生开关电平信息同时为防止其他开关随后触发而造成输出紊乱, 最先产生的输出电平反馈到使能端上, 将触发电路封锁。
基于FPGA的电子抢答器的程序设计设计
基于FPGA的电子抢答器的程序设计摘要随着科学技术日新月异，文化生活日渐丰富，在各类竞赛、抢答场合电子抢答器已经作为一种工具得到了较为广泛的应用。
顾名思义，电子抢答器是一种通过抢答者的指示灯显示、数码显示和警示显示等手段准确、公正、直观地判断出最先获得发言权选手的设备。
此次设计有4组抢答输入，每组设置一个抢答按钮供抢答者使用。
电路具有第一抢答信号的鉴别和锁存功能。
当第一抢答者按下抢答开关时，该组指示灯亮以示抢答成功。
同时，电路也具备自锁功能，保证能够实现在一路成功抢答有效后，其他三路均不能抢答。
本设计基于VHDL语言，采用FPGA为控制核心，并结合动手实践完成，具有电路简单、操作方便、灵敏可靠等优点。
该四路抢答器使用VHDL硬件描述语言进行编程，分为七个模块：判断模块，锁存模块，转换模块，扫描模块，片选模块，定时报警模块和译码模块。
编程完成后，使用QuartersII工具软件进行编译仿真验证。
关键词：VHDL，FPGA，四路抢答器，仿真目录1 概述 (1)1.1 设计背景 (1)1.2 抢答器现状 (1)1.3 本论文主要完成的工作 (1)1.4 设计心得 (2)2 开发工具简介 (3)2.1 VHDL语言简介 (3)2.2 FPGA开发过程与应用 (4)2.2.1 FPGA发展历程及现状 (4)2.2.2 FPGA工作原理 (4)2.2.3 FPGA开发流程 (5)2.3 Quartus II软件 (6)3系统设计 (8)3.1 系统设计要求 (8)3.2 系统设计方案 (8)3.2.1 系统硬件设计方案 (8)3.2.2 系统软件设计方案 (8)3.3.3 系统原理详述 (10)4 电路程序设计及仿真 (12)4.1 抢答锁存模块设计 (12)4.1.1 VHDL源程序 (12)4.1.2 抢答锁存电路的模块 (13)4.2 仿真 (14)总结 (15)致谢 (17)参考文献 (18)郑州轻工业学院课程设计任务书题目基于FPGA的电子抢答器的程序设计专业班级电子信息工程10-1班学号姓名主要内容、基本要求、主要参考资料等：主要内容：抢答器是在竞赛、文体娱乐活动（抢答活动）中，能准确、公正、直观地判断出抢答者的机器。
FPGA四路电子抢答器设计
FPGA四路电子抢答器设计设计概述：本文设计了一种基于FPGA的四路电子抢答器，用于进行抢答回答比赛等活动。
系统硬件部分采用FPGA芯片作为控制中心，配合按钮模块、显示模块和蜂鸣器模块构成。
软件部分利用FPGA的可编程逻辑实现了答题者按钮和答题结果的控制，并通过显示模块和蜂鸣器模块提供了视觉和声音反馈。
设计要点：1. FPGA芯片的选择：由于FPGA具有可修改的硬件逻辑，适合进行抢答器系统的设计。
可以选择常见的FPGA芯片，如Xilinx的Spartan系列或Altera的Cyclone系列。
2.按钮模块的设计：设计四个独立的按钮模块，用于答题者按下回答答案。
每个按钮连接到FPGA芯片的IO引脚，并使用中断信号进行触发。
3.显示模块的设计：设计一个共享的七段数码管显示模块，用于显示当前抢答者的编号。
通过FPGA控制七段数码管的段选和位选，实现数字的显示。
4.蜂鸣器模块的设计：设计一个蜂鸣器模块，用于在答题者按下按钮后，发出声音提示。
FPGA控制蜂鸣器的开关，实现声音的输出。
5.抢答逻辑的设计：根据活动规则，设计抢答逻辑。
当活动开始时，只允许第一个按下按钮的答题者回答问题。
其他按钮按下将无效。
当第一个答题者回答正确或超过一定时间后，取消其他按钮的屏蔽，进入下一轮抢答。
系统结构：系统由FPGA芯片、按钮模块、显示模块和蜂鸣器模块构成。
FPGA芯片作为控制中心，从按钮模块读取按键状态，并进行抢答逻辑计算。
根据计算结果，控制显示模块显示当前抢答者的编号，并控制蜂鸣器发出声音。
按钮模块通过IO口与FPGA芯片相连，显示模块和蜂鸣器模块则通过FPGA的IO引脚进行连接。
工作流程：1.初始化：设置FPGA芯片的IO引脚的输入输出模式。
2.等待活动开始信号：系统处于等待状态，等待活动开始信号。
3.抢答逻辑：活动开始后，读取按钮模块的按键状态。
如果有按键按下，记录按键按下的编号，并屏蔽其他按键的输入。
计算抢答逻辑，如果第一个按下的按钮回答正确，则显示数字和发出声音；如果回答错误或超时，则取消对其他按钮的屏蔽，并进入下一轮抢答。
基于FPGA的4路定时抢答器设计
信息科学与技术学院EDA技术课程设计题目名称：基于FPGA的4路定时抢答器设计学生姓名：学号：专业年级：指导教师：时间：2013/1/7目录内容摘要 (3)1.实验目的 (3)2.设计任务与要求 (3)3.方案选择与说明 (4)3.1方案选择论证 (4)3.2模块选择介绍 (4)4.硬件原理电路图的设计及分析 (5)4.1总系统结构图 (5)4.2各模块程序和仿真图 (5)5.性能测试与分析 (10)6.心得体会 (11)参考文献 (11)内容摘要EDA技术是现代电子信息工程领域的一门新技术，他是先进的计算机工作平台上开发出来的一套电子系统设计的软硬件工具，并设计先进的电子系统设计方法。
本文介绍了以FPGA为基础的四路抢答器的设计，此次设计是一个有4组抢答输入，并具有抢答计时控制，到时报警以及时间显示等功能的通用型抢答器。
此次设计它以VHDL 硬件描述为平台，结合动手实践完成。
该抢答器分为五个模块：抢答模块、计时模块、选择模块，位循环模块和译码模块。
利用MAX+PlusII工具软件完成率编译仿真验证。
1.实验目的通过本课程的学习使学生掌握可编程器件、EDA开发系统软件、硬件描述语言和电子线路设计与技能训练等各方面知识；提高工程实践能力；学会应用EDA技术解决一些简单的电子设计问题。
挺高我们的动手思考能力，检验我们学习的理论知识，联系实际认识EDA 工具，设计方法。
本次设计的目的就是在掌握EDA实验开发系统的初步使用基础上，了解EDA技术，了解并掌握VHDL硬件描述语言的设计方法和思想，通过学习的VHDL语言结合电子电路的设计知识理论联系实际，掌握所学的课程知识，学习VHDL基本单元电路的综合设计应用。
通过对智力竞赛抢答器的设计，巩固和综合运用所学课程，理论联系实际，提高设计能力，提高分析、解决计算机技术实际问题的独立工作能力。
本文采用经８输入与非门和非门后的反馈信号的高电平作为解锁存，用555定时器的模型来倒计时，同时以脉冲信号来控制加法器和减法器来控制抢答过程中的计分，应用二极管和数码显示管为主要部件来设计扫描显示器。
4路抢答器设计实验报告(一)
4路抢答器设计实验报告(一)4路抢答器设计实验报告1. 引言•介绍实验的背景和目的•提出实验问题和假设2. 实验设计•详细描述实验的设计方案，包括所使用的材料和工具•列出实验步骤和流程3. 实验结果•展示实验结果的数据和图表•对实验结果进行分析和讨论，与假设进行比较4. 结论•总结实验的结果和发现•对实验过程中的问题和不足进行讨论•提出进一步研究的建议5. 参考文献•列出实验过程中参考的文献和资料的引用附录•提供实验过程中的原始数据、图表和计算公式等详细信息1. 引言•实验背景：抢答器是一种常用于竞赛和学术场合的设备，用于测试参与者的反应速度和知识水平。
设计一个4路抢答器，可以满足多人同时参与的需求，提高竞赛的公平性和趣味性。
•实验目的：通过设计和制作4路抢答器，验证其稳定性和可行性，以及测试参与者的反应速度和竞技能力。
2. 实验设计•材料：Arduino开发板、面包板、按钮开关、LED灯、电阻、导线等•工具：焊接工具、螺丝刀、电子测试仪器等•步骤：1.搭建电路：将Arduino开发板与面包板连接，连接按钮开关和LED灯以搭建4路抢答器电路。
2.连接程序：使用Arduino编程语言编写程序，实现抢答器的功能。
3.测试功能：逐一测试每个按钮开关和LED灯是否正常工作。
4.整体测试：测试4路抢答器整体的功能和反应速度。
5.优化改进：根据测试结果，对电路和程序进行调整和改进。
3. 实验结果•数据和图表：记录每个参与者的抢答时间和正确率，并绘制柱状图和折线图进行统计和分析。
•结果分析：根据实验数据和图表，分析参与者的抢答速度和正确率，验证实验假设的成立与否。
4. 结论•通过实验设计和制作的4路抢答器，实现了多人参与的抢答功能。
•参与者的抢答速度和正确率与实验假设存在一定的关联性。
•在实验过程中发现的问题和不足：电路连接不牢固、程序运行不稳定等。
•进一步研究建议：改进电路连接的可靠性、优化程序的响应速度等。
四路抢答器课程设计报告
四路抢答器设计实验报告信息科学技术学院自动化*班****四路抢答器设计实验报告一、设计任务：1、巩固和加深对电子电路基本知识的理解，提高综合运用本课程所学知识的能力。
2、养成根据设计需要选学参考书籍，查阅相关手册、图表和文献资料的自学能力。
3、通过电路方案的分析、论证和比较，设计计算和选取元器件、电路组装、调试和检测等环节，初步掌握简单实用电路的分析方法和工程设计方法。
4、学会简单电路的实验调试和性能指标的测试方法，提高学生动手能力和进行数字电子电路实验的基本技能。
二、技术指标抢答器是一种具有优先输出的电子电路。
它的基本功能是，在四组参赛的情况下，首先抢答者发出抢答信号，此时其他参赛组的抢答电路即失去控制作用。
在优先抢答者解除抢答信号后，电路才自动恢复到各组又可均等抢答的状态中。
1、设计一个可供4人进行的抢答器。
2、系统设置复位按钮，按动后，重新开始抢答。
3、抢答器开始时数码管无显示，选手抢答实行优先锁存，优先抢答选手的编号一直保持到主持人将系统清除为止。
抢答后显示优先抢答者序号，同时发出音响。
并且不出现其他抢答者的序号，这样其它选手无法再抢答，达到抢答目的。
4、抢答器具有定时抢答功能，本抢答器的时间设定为10秒，当主持人启动“开始”开关后，定时器开始减计。
5、设定的抢答时间内，选手可以抢答，这时定时器开始工作，显示器上显示选手的号码和抢答时间。
并保持到主持人按复位键。
6、当设定的时间一到，而无人抢答时，本题报废，选手们无法再抢答，同时扬声器报警发出声音，定时器上显示0。
三、元件清单：四、电路框图如下：1）智能抢答器 总体方框图如上图所示。
其工作原理为：接通电源后，主持人将K 0拨到"清除"状态，抢答器处于禁止状态，编号显示器灭灯，定时器不显示；主持人用开关K 0清零，宣布"开始"并按下K 0状态开关抢答器工作。
定时器计时。
选手在定时时间内抢答时，抢答器完成：优先判断、编号锁存、编号显示、扬声器提示。
数字电子技术课程设计报告--基于 FPGA的四位智能抢答器
数字电子技术课程设计报告--基于 FPGA的四位智能抢答器专业：xxx班级：xxx姓名：xxx学号：xxx一、设计任务及要求基于EDA/SOPC系统开发平台，运用QuartusⅡ可编程逻辑器件开发软件，设计一个4位智能抢答器。
要求如下：1、可以同时供4名选手抢答，其编号分别为1、2、3、4，各用抢答按键S1、S2、S3、S4，按键编号与选手编号对应。
主持人设置有一个开始按键S5，一个清零按键S6，用于控制抢答的开始和系统的清零；2、抢答器具有定时抢答的功能，一次抢答的时间为10秒。
当主持人启动“开始”按键后，用4 位LED 数码管左边两位显示10s 的倒计时；3、抢答器具有数据锁存和显示的功能，抢答开始后，如果有选手按动按键，其编号立即锁存并显示在数码管上（显示在右边的两个数码管上），同时封锁输入电路，禁止其他选手抢答；优先选手的编号一直保持到主持人将系统清零为止；4、参赛选手在设定的时间内进行抢答，抢答有效，定时器停止工作，显示器上显示抢答时刻的时间（左边两个数码管上）和参赛选手的编号（显示在右边的两个数码管上），并保持到主持人将系统清零为止；如果定时抢答的时间已到而没有选手抢答，本次抢答无效，封锁输入电路，禁止抢答，定时器显示“00”并闪烁，闪烁频率为0.5H Z；一直保持到主持人将系统清零为止；5、在主持人未按下开始按键时，如果有人抢答则犯规，在显示器上右边两位闪烁犯规选手的编号，闪烁频率为0.5H Z；一直保持到主持人将系统清零为止；6、说明：系统上电和按下清零按键后显示“0000”，设计中的时钟脉冲频率为1000赫兹；7、附加：加入按键软件消抖功能及加减分数显示计分功能；能够设置不同的抢答时间，以便应用于不同的抢答系统。
二、设计原理及方案本次设计主要采用verilog HDL 语言，总体编程思路采用模块化设计方式，主要分为3个模块，一个主控制及按扭输入模块，一个LED计时提示模块，一个抢答组号显示模块，分别对这3个子模块进行独立编程设计，并生成元件，并在顶层使用原理图的方式将3个模块连接起来完成整个设计。
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一、课题设计的基础和实验条件
1．工作基础
（1）数字电路，模拟电路的学习；对所需使用的芯片管脚及
功能的了解；掌握了基本的数字电路设计流程。
（2）学会使用MAX+PLUS 软件设计数字电路；
了解EDA实验开发系统。
2．实验条件
（1）提供有目标芯片：FPGA-型号EP7128SLC84-15的实验开发系统、数码显示器、二极管、三极管、钮子开关；
（2）电路设计器件：
AND4、NOT、D触发器等
二、设计目标
1. 4人抢答器（四名选手分别为：R1，R2，R3，R4）；
2. 主持人启动及复位开关HT;
3. 七段显示码显示选手的编号；
4. 抢答器具有“互锁”功能；
三设计电路图及仿真
该设计属于较为复杂的中小规模数字系统设计，按照系统的功能要求和自顶向下的层次化设计思想，该抢答器可以分为三个模块，他们分别为：抢答器控制模块——IN，该模块用于控制选手及主持人的动作；编码模块——qiwei，用于将选手的编号编码以便用数码管显示输出；
（1）抢答器控制模块IN的设计：
该模块在任意一位选手首先按下抢答键后，其输出高电平给D锁存器，并将输出结果送至编码器qiwei, 该模块的主持人按键HOST按钮可以实现系统的复位。
其原理图为：
选手的输出信号发出之后，需要把输出转换为数字，故需要加一个七位译码器。
（2）七位译码器的设计：
通过编程定义生成了一个七位译码器：
生成此七位译码器的程序如下：
（3）生成完整设计图：
两个模块进行连接即得到最终的实验电路图：
（4）设计图的仿真：
对设计的电路进行仿真得到仿真图如下：
从仿真结果可以看出符合功能要求。
（5）连接引脚图：
根据设计图选择适当的引脚连接得到下图的引脚图
连接完引脚图后，通过PROGRAMER即可通过开发板来进行调试验证。
最终通过多次的调试与验证，终于完成了实验。
四心得体会：
本次实践我认为完成的比较艰辛，首先在上第一节课的时候，听老师讲到这门课程设计需要学到一些先修课程。
但是单片机，PLC，FPGA我之前都没学过，而且之前学的数电和模电也很多知识都有些记不清了。
所以觉得特别慌，于是在第一节课后就在课下看老师给的参考资料。
开始的时候觉得好多都不懂完全不明白讲的是什么。
后来在找了一些视频之后对FPGA和MAX+PLUS平台有了一定的了解。
后来又在选择电路的设计之前我认真复习了《数字电子技术》，对试验中涉及到的器件进行了重点复习；而且认真学习了《MAX+PLUS11操作指南》，后来在实验室开放后每天都去做实验调试。
最终能够熟练地使用该软件完成中小规模的集成电路。
虽然准备了不少，而且也自觉还是挺认真尽力的，但是之前的课程学的不好还是挺伤的，对于一些复杂的设计还是有挺多不太懂的，只能参考网上查到的资料去理解。
从开始做到成功共尝试过三个项目，第一个比较简单算是熟悉软件。
本来是希望做好一个流水灯的但是后来发现输出电路太复杂，经过多次调试始终在仿真时打不到自己的要求，被迫作罢。
最后选择做4位抢答器，设计图画出来并没有花费太多时间，但是调试真是花了大量的时间，因为开发板的接线经常会出现一些接触不良，导致即使仿真结果是对的，但是却在开发板上达不到自己的要求。
只能一步一步通过排除法来修改更换接触不良的引脚。
最终，终于解决了所有问题完成了设计。
虽然设计不算特别高明特别复杂。
但是毕竟是自己一点一点做出来的，所以还是觉得挺有成就感。
就具体收获来说，首先知识上，通过此课程设计，让我复习了之前学习的知识，同时让我对FPGA有了一个整体的了解，对MAX+PLUS软件也比较熟悉了。
除此之外，我觉得在这个实验的过程中也锻炼了我的耐心，让我能比较专注的去做一件事情。
而且经历了这次试验我认识到电路设计是一个踏踏实实的过程，设计过程中我们需要循序渐进，一步一个脚印，来不得半
点马虎和浮躁心理。