数字频率计的设计原理图01

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频率计报告原理部分

频率计报告原理部分•相关推荐频率计报告原理部分数字频率计的设计一、设计要求和指标1、可测频率范围为10Hz~1MHz。

2、采用数码管显示，显示位数不少于6位。

3、显示时间从2~7秒可调。

4、输入阻抗大于10KΩ。

5、输入信号峰峰电压值在0.5~20V范围内可测。

二、函数发生器的基本原理一、测量原理频率为单位时间内信号的周期数。

对脉冲信号而言，其频率为一秒钟内的脉冲个数；计数器在一秒钟内对脉冲信号进行计数，计数的结果就是该信号的频率。

只要计数结果以十进制方式显示出来，就是最简单的频率计。

如图2.1.1所示，被测脉冲信号为X，在T1时刻出现一个脉冲宽度为一秒的闸门脉冲信号P，用闸门脉冲P取出一秒时间内的输入脉冲信号X形成计数脉冲Y，计数器对计数脉冲信号Y进行计数；计数的结果（频率值）在T2时刻被锁存信号S控制，锁存到寄存器，并通过译码器、显示器把并率显示出来。

在T3时刻计数器被清除信号R清零，准备下一次的计数，一次测量结束。

图2.1.1 频率器的测量原理显示数值在T2时刻更换，S脉冲信号的周期为显示时间，其大小反映显示值的变化快慢。

显示时间Tx为：Tx=T3-T2+（0~2）（秒）可见，改变T3-T2的值可调节显示时间，通常T3是通过T2的延时而得，通过调节延www.时时间来调节显示时间。

二、方案框图频率计的框图如图2.1.2，由六部分组成，以计数器为核心，各部分的功能如下：图2.1.2 频率计总体框图1、计数器：在规定的时间内完成对被测脉冲信号的计数。

由输入电路提供计数脉冲输入，对脉冲进行计数（在规定的测量频率范围内计数无益出）。

计数结果一般为十进制，并将计数结果输出送往寄存器，再由控制电路提供的清除信号R清零。

等待下一次计数的开始。

该部分主要考虑计数器的工作频率和计数容量问题。

2、锁存器：暂存每次测量的计数值。

为显示电路提供显示数据。

锁存器由控制电路提供的琐存信号S控制更换数值。

以正确地显示每一次的测量结果。

第7章数字频率计课件PPT

f x N T fx N T
由于门控信号是由晶振分频得到的，与晶振的频率稳定度直接相关。考虑到门控信号宽度 T=kfTs，Ts=1/f，则上式可改写为
f x 1 f s 1 f s fx N fs Tf x fs
通常，要求标准频率的准确度比量化误差的影响小一个数量级。因此，晶振频率准确度的影响可以忽略掉，即
输入特性
输入耦合方式有AC和DC两种方式，在低频和脉冲信号计数时宜采用DC耦合方式。输入灵敏度指在仪器正常工作时输入的最小电压，如通用电子计数器，A输入通道的灵敏度一般为10～100mV。最高输入电压指仪器所能允许输入的最大电压。超过最高输入电压后仪器不能正常工作，甚至会损坏。输入阻抗包括输入电阻和输入电容。A输入通道分为高阻(1MΩ／25pF)和低阻(50Ω)两种。
输出仪器可输出的时标信号种类、输出数码的编码方式及输出电平。
时基信号产生与变换单元
晶体振荡器产生 1 MHz的时间基准信号，经分频、倍频，形成从10 MHz到0.1 Hz以 10为系列递降的一系列不同频率的机内标准时间信号。
时基电路示意图
7.3 电子计数器的测量原理
电子计数器测量原理图示
N N fx T k f Ts
T是门控时间（闸门时间），门控信号由晶振分频而来 Kf是分频器的分频系数； fs、Ts分别为晶振的频率和周期。
7.3.2 量化误差
将模拟量转换为数字量（量化）时所产生的误差叫量化误差，也叫1误差或1个字误差。它是数字化仪器所特有的误差。电子计数器测频率或时间，实质上是一个量化过程。量化误差是由于门控信号起始时间与被测脉冲列之间相位关系的随机性而引起的。量化的最小单位是数码的一个字，即量化的结果只能取整数，其尾数或者被抹去，或者凑整为1，因此计数值也必然是整数。

毕业设计124数字频率计的设计

淮阴师范学院毕业设计物理系电子信息科学与技术专业课题名称数字频率计的设计学生姓名学生班级指导老师起讫日期 2004 .12 .1 — 2005 .4 .72005年4月7日摘要:利用等精度测量原理实现了频率的测量。

并介绍了一种进行等精度数字测量频率的硬件实现方案。

该方法简单实用，具有较广的使用价值。

关键词:数字频率计；函数信号发生器；闸门时间Abstract: A digital frequency meter designed by using equal precision measurement, have realized the frequency measurement. It introduces the hardware construction method of equal precision digital measurement frequency. This method is easy and convenient.Keywords: Digital frequency meter; Function signal generator;The interval between the opening and closing of the lock gate目录1 引言 (3)2 设计原理 (4)3 电路分析 (4)3.1 整体电路分析 (4)3.2 单元电路分析 (5)3.2.1 逻辑控制电路 (5)3.2.2 计数器 (7)3.2.3 锁存器 (8)3.2.4 BCD码七段显示译码/驱动器 (9)3.2.5 脉冲形成电路 (10)3.2.6 闸门电路 (12)3.3 整体电路图 (13)4 硬件调试 (15)4.1调试方法与过程 (15)4.1.1脉冲形成电路的调试 (15)4.1.2 时基电路的调试 (15)4.1.3锁存信号电路的调试 (15)4.1.4整体电路的调试 (15)4.2测试仪器与设备 (15)5 测试结果 (15)6心得体会 (15)7 感谢 (16)参考文献 (17)1.引言随着无线电技术的发展与普及，“频率”已成为广大群众所熟悉的物理量。

简单数字频率计的设计与制作

简单数字频率计的设计与制作1结构设计与方案选择1.1设计要求（1）要求用直接测量法测量输入信号的频率（2）输入信号的频率为1～9999HZ1.2设计原理及方案数字频率计是直接用十进制的数字来显示被测信号频率的一种测量装置。

它不仅可以测量正弦波、方波、三角波和尖脉冲信号的频率，而且还可以测量它们的周期。

所谓频率就是在单位时间（1s）内周期信号的变化次数。

若在一定时间间隔T内测得周期信号的重复变化次数为N，则其频率为f=N/T（1-1）据此，设计方案框图如图1所示：图1 数字频率计组成框图图中脉冲形成的电路的作用是将被测信号变成脉冲信号，其重复频率等于被。

时间基准信号发生器提供标准的时间脉冲信号，若其周期为测信号的频率fＸ1s，则们控电路的输出信号持续时间亦准确的等于1s。

闸门电路由标准秒信号进行控制当秒信号来到时，闸门开通，被测脉冲信号通过闸门送到计数器译码显示电路。

秒信号结束时闸门关闭，技计数器得的脉冲数N是在1秒时间内的累计= N Hz。

数，所以被测频率fＸ被测信号f经整形电路变成计数器所要求的脉冲信号○1，其频率与被测信Ｘ号的频率相同。

时基电路提供标准时间基准信号○2，其高电平持续时间t1=1 秒，当l秒信号来到时，闸门开通，被测脉冲信号通过闸门，计数器开始计数，直到l秒信号结束时闸门关闭，停止计数。

若在闸门时间1s内计数器计得的脉冲个数为N，则被测信号频率f=NHz,如图2（a）所示，即为数字频率计的组成框图。

图2（a）数字频率计的组成框图图2（b）数字频率计的工作时序波形逻辑控制单元的作用有两个：其一，产生清零脉冲④，使计数器每次从零开始计数；其二，产生所存信号⑤，是显示器上的数字稳定不变。

这些信号之间的时序关系如图2（b）所示数字频率计由脉冲形成电路、时基电路、闸门电路、计数锁存和清零电路、译码显示电路组成。

1.3数字频率计的主要技术指标1.3.1 频率准确度:一般用相对误差来表示，本文设计的频率准确度并没有要求。

数字频率计的原理

1.数字频率计的原理
所谓频率，就是周期性信号在单位时间 (1s) 内变化的次数．若在一定时间间隔T内测得这个周期性信号的重复变化次数为N，则其频率可表示为 fx=N/T 。

因此，可以将信号放大整形后由计数器累计单位时间内的信号个数，然后经译码、显示输出测量结果，这是所谓的测频法。

可见数字频率计主要由放大整形电路、闸门电路、计数器电路、锁存器、时基电路、逻辑控制、译码显示电路几部分组成，
图1 总体结构图
从原理图可知，被测信号Vx经放大整形电路变成计数器所要求的脉冲信号Ⅰ，其频率与被测信号的频率fx相同。

时基电路提供标准时间基准信号Ⅱ，具有固定宽度T的方波时基信号II作为闸门的一个输入端，控制闸门的开放时间，被测信号I从闸门另一端输入，被测信号频率为fx,闸门宽度T，若在闸门时间内计数器计得的脉冲个数为N，则被测信号频率fx=N/THz。

可见，闸门时间T决定量程,通过闸门时基选择开关选择,选择T大一些,测量准确度就高一些,T小一些,则测量准确度就低.根据被测频率选择闸门时间来控制量程.在整个电路中,时基电路是关键,闸门信号脉冲宽度是否精确直接决定了测量结果是否精确.逻辑控制电路的作用有两个：一是产生锁存脉冲Ⅳ，使显示器上的数字稳定；二是产生清“0”脉冲Ⅴ，使计数器每次测量从零开始计数。

等精度数字频率计

等精度数字频率计测量方式：一、测频原理所谓“频率”，确实是周期性信号在单位时刻转变的次数。

电子计数器是严格依照f ＝N/T的概念进行测频，其对应的测频原理方框图和工作时刻波形如图1 所示。

从图中能够看出测量进程：输入待测信号通过脉冲形成电路形成计数的窄脉冲，时基信号发生器产生计数闸门信号，待测信号通过闸门进入计数器计数，即可取得其频率。

假设闸门开启时刻为T、待测信号频率为fx，在闸门时刻Ｔ内计数器计数值为N，那么待测频率为：fx = N/T假设假设闸门时刻为1s，计数器的值为1000，那么待测信号频率应为1000Hz 或1.000kHz，现在，测频分辨力为1Hz。

图1 测频原理框图和时刻波形二、方案设计2.1整体方案设计等频率计测频范围1Hz~100MHz，测频全域相对误差恒为百万分之一，故由此系统设计提供100MHz作为标准信号输入，被测信号从tclk端输入，由闸门操纵模块进行自动调剂测试频率的大小所需要的闸门时刻，如此能够精准的测试到被测的频率，可不能因闸门开启的时刻快慢与被测频率信号转变快慢而阻碍被测频率信号致使误差过大，被测信号输入闸门操纵模块后，在闸门操纵模块开始工作时使encnt端口输出有效电平，encnt有效电平作用下使能标准计数模块（cnt模块）和被测计数模块（cnt模块），计数模块开始计数，直到encnt 从头回到无效电平，计数模块就将所计的数据送到下一级寄放模块，在总操纵模块的作用下，将数据进行load（锁存），然后寄放器里的数据会自动将数据送到下一模块进行数据处置，最后送到数码管或液晶显示屏（1602）进行被测信号的数据显示。

PIN_84VCCreset INPUTPIN_31VCCtclk INPUTcnt_time 100Signed IntegerParameter Value Typeclken_1kHztclkclrloadencntcnt_eninst4cnt_w idth32Signed IntegerParameter Value Typeclkclrencntout[cnt_width-1..0]cntinst1cnt_w idth32Signed IntegerParameter Value Typeclkclrencntout[cnt_width-1..0]cntinst2cnt_w idth32Signed IntegerParameter Value Typeclken_1kHzclrlock_endata[cnt_width-1..0]regout[cnt_width-1..0]bcnt_reginst3cnt_w idth32Signed IntegerParameter Value Typeclken_1kHzclrlock_endata[cnt_width-1..0]regout[cnt_width-1..0]tcnt_reginst5clken_1kHzresetenencntclr_cntlockclr_regload_encntcontrolinst6clken_1kHzresetclearreset_cntinst16被测频率信号输入闸门信号控制器100M标准频率信号计数器被测频率信号计数器100M标准频率数据寄存被测信号频率数据寄存复位模块闸门、计数、寄存的总控制模块clk_100MHztclk1loadclk_100MHzen_1kHzclk_100MHzen_1kHzen_1kHzclk_100MHzloaden_1kHzclk_100MHzclk_100MHzen_1kHzset_f ashion[4]tclk1reset1cnt_numb[31..0]cnt_numt[31..0]两路数据送到下一级进行数据处理2.2理论分析采纳等精度测量法，其测量原理时序如图1所示从图1中能够取得闸门时刻不是固定的值，而是被测信号的整周期的倍数，即与被测信号同步，因此，不存在对被测信号计数的±1 误差，可取得：变形后可得：对上式进行微分，可得：由于 dn=± 1 ,因此可推出：从式（5）能够看出：测量误差与被测信号频率无关，从而实现了被测频带的等精度测量；增大T或提高fs能够提高测量精度；标准频率误差为dfs/fs,因为晶体的稳固度很高，再加上FPGA核心芯片里集成有PLL锁相环可对频率进一步的稳固，标准频率的误差能够进行校准，校准后的标准误差即能够忽略。

数字频率计

数字频率计信号的频率就是信号在单位时间内所产生的脉冲个数，其表达式为f=N/T，其中f为被测信号的频率，N为技术其所累计的脉冲个数，T为产生N个脉冲所需的时间。

技术其所记录的结果，就是被测信号的频率。

如在1s内记录1000个脉冲，则被测信号的频率为1000HZ。

测量频率的基本方法有两种：计数法和计时法，或称测频法和测周期法。

计数法是将被测信号通过一个定时闸门加到计数器进行计数的方法，如果闸门打开的时间为T，计数器得到的计数值为N1，则被测频率为f=N1/T。

改变时间T，则可改变测量频率范围。

如图1-1所示。

设在T期间，计数器的精确计数值应为N,根据计数器的计数特性可知，N1的绝对误差是N1=N+1,N1的相对误差为δN1=(N1-N)/N=1/N。

由N1的相对误差可知，N的数值愈大，相对误差愈小，成反比关系。

因此，在f以确定的条件下，为减少N的相对误差，可通过增大T的方法来降低测量误差。

当T为某确定值时（通常取1s），则有f1=N1,而f=N，故有f1的相对误差：δf1=(f1-f)/f=1/f从上式可知f1的相对误差与f成反比关系，即信号频率越高，误差越小；而信号频率越低，则测量误差越大。

因此测频法适合用于对高频信号的测量，频率越高，测量精度也越高。

计时法又称为测周期法，测周期法使用被测信号来控制闸门的开闭，而将标准时基脉冲通过闸门加到计数器，闸门在外信号的一个周期内打开，这样计数器得到的计数值就是标准时基脉冲外信号的周期值，然后求周期值的倒数，就得到所测频率值。

首先把被测信号通过二分频，获得一个高电平时间是一个信号周期T的方波信号；然后用一个一直周期T1的高频方波信号作为计数脉冲，在一个信号周期T的时间内对T1信号进行计数，如图1-2所示。

图2-2计时法测量原理图1-2计时法测量原理若在T时间内的计数值为N2,则有：T2=N2*T1f2=1/T2=1/(N2*T1)=f1/N2N2的绝对误差为N2=N+1。

数字频率计电路

资料范本本资料为word版本，可以直接编辑和打印，感谢您的下载数字频率计电路地点：__________________时间：__________________说明：本资料适用于约定双方经过谈判，协商而共同承认，共同遵守的责任与义务，仅供参考，文档可直接下载或修改，不需要的部分可直接删除，使用时请详细阅读内容第二章电路的总体设计方案2.1方案论证与选择2.1.1方案的提出方案一电路整体框架如图一所示。

被测信号经过放大，整形电路将其转换成同频率的脉动信号，送入计数器进行计数，闸门的一个输入信号是秒脉冲发出的标准脉冲信号，秒脉冲信号源含有个高稳定的石英振荡器和一个多级分频器共同决定，其时间是相当精确的，计数器显示电路采用七段共阴极LED数码管。

图 2-1 方案一框架图方案二：本方案采用单片机程序处理输入信号并且将结果直接送往LED显示，为了提高系统的稳定性，输入信号前进行放大整形，在通过A/D转换器输入单片机系统，采用这种方法可大大提高测试频率的精度和灵活性，并且能极大的减少外部干扰，采用VDHL编程设计实现的数字频率计，除被测信号的整形部分、键输入部分和数码显示部分以外，其余全部在一片FPGA芯片上实现，整个系统非常精简，而且具有灵活的现场可更改性。

但采用这种方案相对设计复杂度将会大大提高并且采用单片机系统成本也会大大提高。

图2-2 方案二框架图方案三:采用频率计专用模块,即大规模集成电路将计数器、锁存器、译码、位和段驱动，量程及小数点选择等电路集成在一块芯片中，该方案在技术上是可行的，可以简化电路的设计，当对于设计要求中的某些指标，采用专用模块来完成比较困难，即扩展极为不便。

图2-3 方案三框架图2.1.2方案的的比较方案一：具有设计复杂度小、电路简洁、功能实用且成本低廉等特点，其稳定性较好基本能满足设计要求。

方案二：采用单片机处理能较高要求，但成本提高且设计复杂，虽然可以达到很高的精度要求，但是，VHDL编程语言是我们在学习过程中没有接触过的，短期内也很难掌握并且熟练运用。

数字频率计

数字频率计(51单片机)(总21页)--本页仅作为文档封面，使用时请直接删除即可----内页可以根据需求调整合适字体及大小--自动化与电子工程学院单片机课程设计报告课程名称：单片机原理与应用学院：自动化与电子工程院专业班级：学生姓名：完成时间：报告成绩：评阅意见：评阅教师日期目录第1章数字频率计概述 (1)数字频率计概述 0数字频率计的基本原理 0单脉冲测量原理 (1)第2章课程设计方案设计 (1)系统方案的总体论述 (1)系统硬件的总体设计 (2)处理方法 (2)第3章硬件设计 (3)单片机最小系统 (3)第4章软件设计 (4)系统的软件流程图 (4)程序清单 (6)第5章课程设计总结 (6)参考文献 (7)附录Ⅰ仿真截图 (8)附录Ⅱ程序清单 (14)第1章数字频率计概述数字频率计概述数字频率计又称为数字频率计数器，是一种专门对被测信号频率进行测量的电子测量仪器，是计算机、通讯设备、音频视频等科研生产领域不可缺少的测量仪器。

它是一种用十进制数字显示被测信号频率的数字测量仪器。

它的基本功能是测量方波信号及其他各种单位时间内变化的物理量。

本数字频率计将采用定时、计数的方法测量频率，采用6个数码管显示6位十进制数。

测量范围从10Hz—，精度为1%，用单片机实现自动测量功能。

基本设计原理是直接用十进制数字显示被测信号频率的一种测量装置。

它以测量频率的方法对方波的频率进行自动的测量。

数字频率计的基本原理数字频率计最基本的工作原理为：当被测信号在特定时间段T内的周期个数为N 时，则被测信号的频率f=N/T（如图所示）。

图频率测量原理频率的测量实际上就是在1s时间内对信号进行计数，计数值就是信号频率。

用单片机设计频率计通常采用的办法是使用单片机自带的计数器对输入脉冲进行计数；好处是设计出的频率计系统结构和程序编写简单，成本低廉，不需要外部计数器，直接利用所给的单片机最小系统就可以实现。

缺陷是受限于单片机计数的晶振频率，输入的时钟频率通常是单片机晶振频率的几分之一甚至是几十分之一，在本次设计使用的AT89C51单片机，由于检测一个由“1”到“0”的跳变需要两个机器周期，前一个机器周期测出“1”，后一个周期测出“0”。

简单频率计的制作

一．设计的基本原理和框图1.1基本原理：数字频率计是用数字显示被测信号的频率的仪器，被测信号可以是正弦波，方波或者其他周期性变化的信号，它的基本原理是时基信号发生器提供标准的时基脉冲信号，若其周期为1s则门控电路的输出信号持续时间亦准确到1s。

闸门电路有标准秒信号控制，当秒信号到来时闸门开通，信号通过闸门送到计数译码显示电路，秒信号结束时闸门关闭，计数器停止计数，由于计数器记得脉冲数N的是一秒内的累积数，所以被测频率是NHZ。

闸门时间可以取大于或者小于1秒的值，测得的频率时间间隔与闸门时间的取值成正比，在这里取的闸门时间为1s。

在此，数字频率计由分频器，片选电路，计数器，锁存器，译码电路和显示电路作为主要组成部分。

1.2设计框图如图1.1所示：图2.2 片选信号电路图2.3计数器模块计数器模块为该电路中的核心模块，它的功能是：当门信号为上升沿时，电路开始计算半个周期内被测信号通过的周期数，到下升沿后结束。

然后送给锁存器锁存。

计数器电路图如图2.3所示：图2.3 计数器电路图2.4锁存器模块在分频信号的下降沿到来时，锁存器将计数器的信号锁存，然后送给编译模块中。

其电路图如图2.4所示：图2.4 锁存器电路图2.5译码信号模块此模块是对四个锁存器进行选择，按顺序的将四个锁存器中的数值送给译码模块中译码。

其电路图如图2.5图2.5 译码信号电路图2.6片选模块该模块接收到片选信号后，输出给显示器，选择显示那个显示管。

其电路图如图2.6所示：图2.6 片选电路图2.7译码模块译码模块的作用就是将译码信号模块中选择出的信号进行译码，并将其送给显示器。

其电路图如图2.7所示：图2.7 译码电路图2.8总电路图图2.8总电路图三．编程下载3.1分频模块的程序library ieee;use ieee.std_logic_1164.all;entity fen isport(clk:in std_logic;q:out std_logic);end fen;architecture fen_arc of fen isbeginprocess(clk)variable cnt:integer range 0 to 9;variable x:std_logic;beginif clk'event and clk='1'then if cnt<9 thencnt:=cnt+1;elsecnt:=0;x:=not x;end if;end if;q<=x;end process;end fen_arc;3.2片选信号模块的程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity sel isport(clk:in std_logic;q:out std_logic_vector(2 downto 0));end sel;architecture sel_arc of sel isbeginprocess(clk)variable cnt:std_logic_vector(2 downto 0);beginif clk'event and clk='1' thencnt:=cnt+1;end if;q<=cnt;end process;end sel_arc;3.3计数器模块的程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity corna isport(clr,sig,door:in std_logic;alm:out std_logic;q3,q2,q1,q0,dang:out std_logic_vector(3 downto 0)); end corna;architecture corn_arc of corna isbeginprocess(door,sig)variable c3,c2,c1,c0:std_logic_vector(3 downto 0); variable x:std_logic;beginif sig'event and sig='1' thenif clr='0' thenalm<='0';c3:="0000";c2:="0000";c1:="0000";c0:="0000";elsif door='0' thenc3:="0000";c2:="0000";c1:="0000";c0:="0000";elsif door='1' thenif c0<"1001" thenc0:=c0+1;elsec0:="0000";if c1<"1001" thenc1:=c1+1;else c1:="0000";if c2<"1001" thenc2:=c2+1;elsec2:="0000";if c3<"1001" thenc3:=c3+1;elsec3:="0000";alm<='1';end if;end if;end if;end if;end if;if c3/="0000" thenq3<=c3;q2<=c2;q1<=c1;q0<=c0;dang<="0100";elsif c2/="0000" thenq3<="0000";q2<=c2;q1<=c1;q0<=c0;dang<="0011";elsif c1/="0000" thenq3<="0000";q2<="0000";q1<=c1;q0<=c0;dang<="0010";elseq3<="0000";q2<="0000";q1<="0000";q0<=c0;dang<="0001";end if;end if;end process;end corn_arc;3.4锁存器模块的程序library ieee;use ieee.std_logic_1164.all;entity lock isport(l:in std_logic;a4,a3,a2,a1,a0:in std_logic_vector(3 downto 0);q4,q3,q2,q1,q0:out std_logic_vector(3 downto 0));end lock;architecture lock_arc of lock isbeginprocess(l)variable t4,t3,t2,t1,t0:std_logic_vector(3 downto 0);beginif l'event and l='0' thent4:=a4;t3:=a3;t2:=a2;t1:=a1;t0:=a0;end if;q4<=t4;q3<=t3;q2<=t2;q1<=t1;q0<=t0;end process;end lock_arc;3.5译码信号模块的程序library ieee;use ieee.std_logic_1164.all;entity ch isport(sel:in std_logic_vector(2 downto 0);a3,a2,a1,a0,dang:in std_logic_vector(3 downto 0);q:out std_logic_vector(3 downto 0));end ch;architecture ch_arc of ch isbeginprocess(sel)begincase sel iswhen "000"=>q<=a0;when "001"=>q<=a1;when "010"=>q<=a2;when "011"=>q<=a3;when "111"=>q<=dang;when others=>q<="1111";end case;end process;end ch_arc;3.6片选模块的程序library ieee;use ieee.std_logic_1164.all;entity ym isport(d:in std_logic_vector(2 downto 0);q:out std_logic_vector(7 downto 0));end ym;architecture ym_arc of ym isbeginprocess(d)begincase d iswhen "000"=>q<="00000001";when "001"=>q<="00000010";when "010"=>q<="00000100";when "011"=>q<="00001000";when "100"=>q<="00010000";when "101"=>q<="00100000";when "110"=>q<="01000000";when others=>q<="00000000";end case;end process;end ym_arc;3.7译码器模块的程序library ieee;use ieee.std_logic_1164.all;entity disp isport(d:in std_logic_vector(3 downto 0);q:out std_logic_vector(6 downto 0)); end disp;architecture disp_arc of disp isbeginprocess(d)begincase d iswhen "0000"=>q<="0111111";when "0001"=>q<="0000110";when "0010"=>q<="1011011";when "0011"=>q<="1001111";when "0100"=>q<="1100110";when "0101"=>q<="1101101";when "0110"=>q<="1111101";when "0111"=>q<="0100101";when "1000"=>q<="1111111";when "1001"=>q<="1101111";when others=>q<="0000000";end case;end process;end disp_arc;3.8顶层文件的程序library ieee;use ieee.std_logic_1164.all;entity plj isport(sig,clr,clk:in std_logic;alm:out std_logic;q:out std_logic_vector(6 downto 0);se:out std_logic_vector(7 downto 0));end plj;architecture art of plj iscomponent cornaport(clr,sig,door:in std_logic;alm:out std_logic;q3,q2,q1,q0,dang:out std_logic_vector(3 downto 0)); end component;component fenport(clk:in std_logic;q:out std_logic);end component;component lockport(l:in std_logic;a4,a3,a2,a1,a0:in std_logic_vector(3 downto 0);q4,q3,q2,q1,q0:out std_logic_vector(3 downto 0)); end component;component selport(clk:in std_logic;q:out std_logic_vector(2 downto 0));end component;component chport(sel:in std_logic_vector(2 downto 0);a3,a2,a1,a0,dang:in std_logic_vector(3 downto 0);q:out std_logic_vector(3 downto 0));end component;component dispport(d:in std_logic_vector(3 downto 0);q:out std_logic_vector(6 downto 0));end component;component ymport(d:in std_logic_vector(2 downto 0);q:out std_logic_vector(7 downto 0));end component;signal t1,t2,t3,t4,t5,t6,t7,t8,t9,t10,t12:std_logic_vector(3 downto 0); signal t11:std_logic;signal t20:std_logic_vector(2 downto 0);beginu1:corna port map (clr=>clr,sig=>sig,door=>t11,alm=>alm,q3=>t1,q2=>t2,q1=>t3,q0=>t4,dang=>t5);u2: fen port map (clk=>clk,q=>t11);u3: lock port map (l=>t11,a4=>t1,a3=>t2,a2=>t3,a1=>t4,a0=>t5,q4=>t6,q3=>t7,q2=>t8,q1=>t9,q0=>t 10);u4: sel port map (clk=>clk,q=>t20);u5: ch port map (sel=>t20,a3=>t6,a2=>t7,a1=>t8,a0=>t9,dang=>t10,q=>t12);u6: disp port map (d=>t12,q=>q);u7: ym port map (d=>t20,q=>se);end architecture art;四．仿真与调试4.1分频电路模块的仿真在quartus II中打开事先编译好的程序，然后建立工程文件，再打开波形图显示窗口，设置好参数，保存后编译，编译无错误既可以生成电路图。

简易数字频率计--电路CAD课设

电路CAD课程设计报告设计题目：简易数字频率计专业班级：电子信息0701学号：学生姓名：同组学生：简易数字频率计摘要在电子技术中，频率是最基本的参数之一，并且与许多电参量的测量方案、测量结果都有十分紧密的联系，因此频率的测量就显得更为重要。

测量频率的方法有多种，其中电子计数器测量频率具有精度高、使用方便、测量迅速，以及便于实现测量过程自动化等优点，是测量频率的重要手段之一。

电子计数器测频有两种方式：一是直接测频法；二是间接测频法，如周期测频法。

本文阐述了基于通用集成电路设计了一个简单的数字频率计的过程。

AbstractBe one of the most fundamnetal parameter in electron technology medium frequency, parameter measurement scheme,measurement result all have very close something to do with a lot of electricity and,the frequency measurement looks like being more important therefore right away.The method measuring frequency has various,among them the electronic counter measures frequency having accuracy height,usage is conveient, measurement is prompt,easy to realize measurement process automation waits for merit and,is one of the important means that frequency measures.The electronic counter frequency having two kinds way:Measure frequency law first directly;Two is indirect measure frequency law,if the period measure frequency law.目录一、设计任务与要求 (3)二、方案设计与论证 (3)三、单元电路设计与参数计算 (4)1. 我所设计的电路单元 (4)2.各部分单元电路原理图 (5)3. 计频电路部分 (6)4. 计频电路部分电路原理图 (7)5. 单元电路总结 (8)四、总原理图及元器件清单 (9)1．总原理 (9)2．说明 (10)3．元器件清单 (10)五、结论与心得 (10)六、设计后思考 (10)参考文献 (11)一、设计任务与要求设计一个简易数字频率，该频率计测量频率小于10kHz。

数字频率计

二、数字频率计的设计实例（一）、.频率计测量的工作原理数字频率计是用于测量信号频率的电路。

测量信号的频率参数是最常用的测量方法之一。

实现频率测量的方法较多，在此我们主要介绍三种常用的方法：时间门限测量法、标准频率比较测量法、等精度测量法。

（1）时间门限测量法在一定的时间门限T 内，如果测得输入信号的脉冲数为N,设待测信号的频率为f x ，则该信号的频率为 TNf x =改变时间T ，则可改变测量频率范围。

此方法的原理框图如图2-1所示，时序波形图如图2-2所示。

用时间门限测量方法测量时，电路实现起来较容易，但对产生的时间门限要求精度较高，测量的时间误差最大是正负一个待测信号周期，即x f /1t ±=∆。

图2-1 测频原理图图2-2 测频时序波形图（2）标准频率比较测量法用两组计数器在相同的时间门限内同时计数，测得待测信号的脉冲个数为N 1、已知的标准频率信号的脉冲个数为N 2，设待测信号的频率为f x ，已知的标准频率信号的频率为f 0；由于测量时间相同，则可得到如下等式：21N f N f x = 从上式可得出待测信号的频率公式为： 021f N N f x =标准频率比较测量法对测量产生的时间门限的精度要求不高，对标准频率信号的频率准确度和稳定度要求较高，标准信号的频率越高，测量的精度就越高。

该方法的测量时间误差与时间门限测量法的相同，可能的最大误差为正负一个待测信号周期，即x f /1t ±=∆。

测量时可能产生的误差时序波形如图2-3所示。

（3）等精度测量法以上介绍的两种测量频率的方法实现电路容易，但是，测量的精度与待测信号的频率有关，待测信号频率越高，测量的精度就越高，反之，测量精度越低。

为了提高测量低频时的精度，使得测量的高、低频率精度都一样，一般采用等精度测量法。

上面介绍的两种方法都是在闸门门限的控制下来实现计数器的计数开始和结束的。

当闸门门限的上升沿到来时，计数器计数开始，当闸门门限的下降沿到来时，计数器计数结束。

数字频率计的原理

begin
process(clk0)
begin
if (clk0 'event and clk0='1')then
if a=9999999 then
a<=0;
else a<=a+1;
end if;
case a is when 0 to 4999999=>cp<='1';
if a=49 then
a<=0;
else a<=a+1;
end if;
case a is when 0 to 24=>cp<='1';
when 25 to 49=>cp<='0';
end case;
end if;
数字频率计原理
clr<='1' ;
when 0=>en<='1';
load<='0';
clr<='0';
end case;
end if;
end latch;
architecture Behavioral of latch is
signal q_tmp: std_logic_vector (23 downto 0);
begin
process (oe,g)
begin
if oe='0' then
if g'event and g='1' then
else q_tmp<=q_tmp+1;

数字频率计的基本原理之欧阳文创编

数字频率计的基本原理设计并制作出一种数字频率计，其技术指标如下：1．频率测量范围： 10 ～ 9999Hz 。

2．输入信号波形：任意周期信号。

输入电压幅度 >300mV 。

3．电源： 220V 、 50Hz4. 系统框图从数字频率计的基本原理出发，根据设计要求，得到如图1所示的电路框图。

图1 数字频率计框图下面介绍框图中各部分的功能及实现方法（1）电源与整流稳压电路框图中的电源采用50Hz的交流市电。

市电被降压、整流、稳压后为整个系统提供直流电源。

系统对电源的要求不高，可以采用串联式稳压电源电路来实现。

（2）全波整流与波形整形电路本频率计采用市电频率作为标准频率，以获得稳定的基准时间。

按国家标准，市电的频率漂移不能超过0.5Hz，即在1％的范围内。

用它作普通频率计的基准信号完全能满足系统的要求。

全波整流电路首先对50Hz交流市电进行全波整流，得到如图2（a）所示100Hz的全波整流波形。

波形整形电路对100Hz信号进行整形，使之成为如图2(b)所示100Hz的矩形波。

波形整形可以采用过零触发电路将全波整流波形变为矩形波，也可采用施密特触发器进行整形。

图2 全波整流与波形整形电路的输出波形（3）分频器分频器的作用是为了获得1S的标准时间。

电路首先对图2所示的100Hz信号进行100分频得到如图3（a）所示周期为1S的脉冲信号。

然后再进行二分频得到如图3（b）所示占空比为50％脉冲宽度为1S的方波信号，由此获得测量频率的基准时间。

利用此信号去打开与关闭控制门，可以获得在1S时间内通过控制门的被测脉冲的数目。

图3 分频器的输出波形分频器可以采用教材中介绍过的方法，由计数器通过计数获得。

二分频可以采用触发器来实现。

（4）信号放大、波形整形电路为了能测量不同电平值与波形的周期信号的频率，必须对被测信号进行放大与整形处理，使之成为能被计数器有效识别的脉冲信号。

信号放大与波形整形电路的作用即在于此。

信号放大可以采用一般的运算放大电路，波形整形可以采用施密特触发器。