CPU针脚定义[1]

19. INIT# •
I
Initialization（初始化）
這個訊號為一由ICH輸出至CPU的訊號，與Reset功能上非常 類似，但與Reset不同的是CPU內部L1 Cache和浮點運算操 作狀態並沒被無效化。但TLB（位址轉換參考暫存器）與BTB （分歧位址暫存器）內資料則被無效化了。INIT＃另一點與 Reset不同的是CPU必須等到在指令與指令之間的空檔才會被 確認，而使CPU進入啟始狀態。 I Processor Interrupt（可遮蔽式中斷）
CPU信号定义：
一、CPU接口訊號說明 接口訊號說明
1. • A[31:3]# I/O Address（地址總線）
這組地址信號定義了CPU的最大內存尋址空間為4GB。在地址 周期的第一個子周期中，這些Pin傳輸的是交易的地址，在地址 周期的第二個子周期中，這些Pin傳輸的是這個交易的信息類型。 A20M# I Adress-20 Mask（地址位元20屏蔽）
當CPU的溫度傳感器偵測到CPU的溫度超過它設定的最高度 溫度時，這個訊號將會變Low，相應的CPU的溫度控制電路 就會動作。 I Power Good（電源OK）
22. PWRGOOD •
這個訊號通常由ICH（南橋）發給CPU，來告訴CPU電源已 OK，若這個訊號沒有供到CPU，CPU將不能動作。 I/O Command Request（命令請求）
7.) FERR# (浮點運算錯誤)： 此PIN為一輸出訊號，當CPU內部浮點運算器發生一個Non-Masked Floating Point Error (不遮蔽的浮點運算錯誤) 時，FERR#會被CPU驅 動為LOW。 FERR#的功能與Intel387 Math Coprocessor ( 術學輔助處理器 ) 的 ERROR#訊號相同，為與DOS應用程式相容且提供DOS系統報告浮點 運算錯誤相同的模式。 動作說明 : 一 . Type : output 二 . Normal Voltage Status : High (1.5 V ) 三 . High Min Level : 0.8 V 四 . High Man Level : 1.2 V
當這個信號被宣稱時說明在地址信號上的數據是有效的。在 一個新的交易中，所有Bus上的信號都在監控ADS#是否有效， 一但ADS#有效，它們將會作一些相應的動作，如：奇偶檢查、 協義檢查、地址解碼等操作。 ADSTB[1:0]# I/O Address Strobes
4. •
這兩個信號主要用於鎖定A[31:3]#和REQ[4:0]#在它們的上昇 沿和下降沿。相應的ADSTB0#負責REQ[4:0]#和A[16:3]#， ADSTB1#負責A[31:17]#。
24. RS[2:0]# •
這些信號由回應方來驅動，具體含義請看下表：
25. STKOCC# •
O
Socket Occupied（CPU插入）
這個訊號一般由CPU拉到地，在主機板上的作用主要是來告訴 主機板CPU是不是第一次插入。若是第一次插入它會讓你進 CMOS對CPU進行重新設定。 I System Management Interrupt（系統管理
15. DSTBP[3:0]# I/O Data Strobe • Data strobe used to latch in D[63:0]# :
16. FERR# •
O
Floating Point Error（浮點錯誤） （浮點錯誤）
這個訊號為一CPU輸出至ICH（南橋）的訊號。當CPU內部浮點運算器 發生一個不可遮蔽的浮點運算錯誤時，FERR#被CPU驅動為Low。 I GTL Reference（GTL參考電壓） 參考電壓） （ 參考電壓
26. SMI＃ 中斷） •
此訊號為一由ICH輸出至CPU的訊號，當CPU偵測到SMI#為 Low時，即進入SMM模式（系統管理模式）並到SMRAM （System Management RAM）中讀取SMI＃處理程序，當 CPU在SMM模式時NMI、INTR及SMI#中斷訊號都被遮蔽掉， 必需等到CPU執行RSM（Resume）指令後SMI#、NMI及 INTR中斷訊號才會被CPU認可。
實驗 機種:8PE800
實驗項目 BPRI# open BPRI# 接地 BPRI# 與 TDI short BPRI# 與 PROCHOT# short BPRI# 與 HITM# short BPRI# 與 DEFFER# short BPRI# 與 LINT0 short 實驗結果 不開機(當88) 不開機(當88) 可開機 可開機 不開機(當88) 不開機(當88) 不開機(當27)
4.) BPRI# (Bus Priority Request) 匯流排優先請求 TYPE:輸入訊號 ACTIVE LEVEL:LOW BPRI#訊號是使用於仲裁微處理機系統匯流排的所有權,它必須連接特有的腳位在所有 微處理機系統匯流排代理者之中.觀察敏銳的BPRI#在所有其他代理者中活動的原因是 為了停止匯流排得到新的請求,除此之外這樣的請求是為切斷進行中上鎖動作.直到代 理者優先請求完成,然後放棄匯流排. 簡單的說,BPRI#會造成微處理機停止匯流排請求
27. STPCLK# •
I
Stop Clock（停止時鍾）
當CPU進入省電模式時，ICH（南橋）將發出這個訊號給CPU， 讓它把它的Clock停止。 I/O Target Ready（目標准備）
28. TRDY# •
當TRDY#為Low時，表示目標已經准備好，可以接收數據。當 為High時，Target沒有准備好。 O Voltage ID（電壓識別）
11. DBI[3:0]# 置） •
這些訊號主要用於指示數據總線的極性，當數據總線上的數 據反向時，這些訊號應為Low。這四個訊號每個各負責16個 數據總線，見下表：
11. DBSY# •
I/O
Data Bus Busy（數據總線忙）
當總線擁有者在使用總線時，會驅動DBSY#為Low表示總線 在忙。當DBSY#為High時，數據總線被釋放。 I/O Data Parity（數據奇偶校驗）
17. GTLREF •
這個訊號用於設定GTL Bus的參考電壓，這個訊號一般被設為Vcc電壓 的三分之二。 I Ignore Numeric Error（忽略數值錯誤） （忽略數值錯誤）
18. IGNNE# •
這個訊號為一ICH輸出至CPU的訊號。當CPU出現浮點運算錯誤時需要 此訊號回應CPU。IGNNE#為Low時，CPU會忽略任何已發生但尚未處 理的不可遮蔽的浮點運算錯誤。但若IGNNE#為High時，又有錯誤存在 時，若下一個浮點指令是FINIT、FCLEX、FSAVE等浮點指令中之一時， CPU會繼續執行這個浮點指令但若指令不是上述指令時CPU會停止執行 而等待外部中斷來處理這個錯誤。
12. DP[3:0]# •
這四個訊號主要用於對數據總線上的數據進行奇偶校驗。 I/O Data Ready（數據准備）
13. DRDY# •
當DRDY#為Low時，指示當前數據總線上的數據是有效的， 若為High時，則總線上的數據為無效。
14. DSTBN[3:0]# I/O Data Strobe • Data strobe used to latch in D[63:0]# :
7. •
這個信號主要用於宣稱一個總線的延遲通過任一個總線代理， 在這個期間，當前總線的擁有者不能做任何一個新的交易。
8.
BPRI# 請求）
I
Bus Priority Request（總線優先權
•
這個訊號主要用於對系統總線使用權的仲裁，它必須被連接 到系統總線的适當Pin 。當BPRI#有效時，所有其它的設備都 要停止發出新的請求，除非這個請求正在被鎖定。總線所有 者要始終保持BPRI#為有效，直到所有的請求都完成才釋放 總線的控制權。 BSEL[1:0] I/O Bus Select（總線選擇）
1 . T H E R M D A (T h e rm a l D io d e A n o d e )熱 二 極 體 正 極 位 置 :B 3 2 . T H E R M D C (T h e rm a l D io d e C a th o d e )熱 二 極 體 負 極 位 置 :C 4 功 用 :監 控 C P U 溫 度 以 8 IP E 1 0 0 0 為 範 例 說 明 : TH ER M D A 這 支 腳 是 連 接 至 TH ER M D C 這 支 腳 是 接 地
2. •
此信號由ICH（南橋）輸出至CPU的訊號。它是讓CPU在Real Mode（真實模式）時模擬8086衹有1M Byte（1百萬位元組） 位址空間，當超過1 Mbyte位空間時A20M＃為Low，A20被驅 動為0而使位址自動折返到第一個1Mbyte位址空間上。
3. •
ADS#
I/O
Address Strobe（地址選通）
6.) IGNNE IGNNE (Ignore Numeric Error) 此腳位功能為當處理器執行浮點運算發生錯誤時， 使處理器忽視數值錯誤，繼續執行數值運算。 動作流程為CPU執行浮點運算發生錯誤時，CPU會由 FERR 腳位發出信號告知南橋， 再由南橋發出控制信號給CPU的IGNNE讓CPU繼續執行數值運算。 IGNNE還有另外一項功能就是與NMI、INTR 及 A20M 這四支腳位共同提供CPU 來 做倍頻的選擇。
9. •
這兩組訊號主要用於選擇CPU所需的頻率，下表定義了所選 的頻率：
10. D[63:0]# •
I/O
Data（數據總線）
這些訊號線是數據總線主要負責傳輸數據。它們提供了CPU 與NB（北橋）之間64 Bit的通道。衹有當DRDY#為Low時， 總線上的數據才為有效，否則視為無效數據。 I/O Data Bus Inversion（數據總線倒
20. INTR •
這個訊號為一由ICH輸出對CPU提出中斷要求的訊號，週邊設 備需要處理資料時，對中斷控制器提出中斷要求，當CPU偵 測到INTR為High時，CPU先完成正在執行的匯流排周期，然 後才開始處理INTR中斷要求。
21. PROCHOT# •
I/O
Processor Hot（CPU過溫指示）
29. VID[4:0] •
這些訊號主要用於設定CPU的工作電壓，在主機板中這些訊號 必須被提昇到最高3V。
CPU 重點控制腳位說明
1.) TDI-檢測資料( test data ) 輸入.HIGH電位動作 1.5v被用來檢測伴著TCK(測試力 時脈 testability clock ) 信號鎖入 Pentium 的資料 2.) TDO-檢測資料( test data )輸出.HIGH電位動作 1.5v 被用來將檢測資料和指令聚 集再在一起.其中指令是和TCK信號一起從 Pentium 移出 3.) Thermo 腳位
I/O C h ip
1 .T H E R M D A O P E N 時 C P U 溫 度 永 遠 顯 示 9 5 度 2 .T H E R M D A 對 地 時 C P U 溫 度 永 遠 顯 示 9 6 度 3 .T H E R M D C O P E N 時 C P U 溫 度 永 遠 顯 示 9 5 度
5.) DRDY 位置在 H2 腳位,連接至北橋 資料備妥致能時指示系統已備妥CPU的資料屬於輸入/輸出裝置 資料備妥致能 實驗機種 : 8PE800P DRDY 空焊時會不開機,與地短路時會也不開機,與附近腳位短路( 如 ADS#,REQ#[4],REQ#[3],REQ#[0] ) 則均不開機,如果與BNR#短路則會當C3.
5. • 6. •
AP[1:0]#
I/O
Address Parity（地址奇偶校驗）
源自文库
這兩個信號主要用對地址總線上的數據進行奇偶校驗。 BCLK[1:0] I Bus Clock（總線時鍾）
這兩個Clock主要用於供應在Host Bus上進行交易所需的 Clock。 BNR# I/O Block Next Request（下一塊請求）
23. REQ[4:0]# •
這些訊號由CPU接到NB（北橋），當總線擁有者開始一個新 的交易時，由它來定義交易的命令。
23. RESET# •
I
Reset（重置訊號）
當Reset為High時CPU內部被重置到一個已知的狀態並且開 始從位址0FFFFFFF0H讀取重置後的第一個指令。CPU內部 的TLB（位址轉換參考暫存器）、BTB（分歧位址暫存器） 以及SDC（區段位址轉換快取記憶體）當重置發生時內部資 料全部都變成無效。 I Response Status（響應狀態）