EDA技术实用教程 2选1多路选择器

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EDA技术与应用的二选一选择器

EDA 技术与应用的二选一选择器学院名称：东方学院专业：电子信息工程班级：学号：姓名：指导教师姓名：指导教师职称：2007年 4 月24日JIANGSU TEACHERS UNIVERSITY OF TECHNOLOGY 本科课程设计（论文）二选一选择器一.设计目的1.学习VHDL编程；2.进一步熟悉实验箱电路；二.设计指标及功能要求设计指标：（1）对所设计的小系统功能正确分析；（2）基于VHDL语言描述系统的功能；（3）在QUARTUSⅡ环境中编译通过；（4）仿真通过，并得到正确的波形；（5）给出相应设计报告；功能要求：1.用VHDL语言设计可控加减计数器；2.至少两层电路，底层有三种元件；3.使得其执行可控加，减记数；三.实验步骤1.建立Light目录，用于存放本实验所建立的文本2.点击“File New”,在出现的对话框中，选择“VHDL File”进入文本编辑器。

3.输入VHDL语言源文件。

4.点“Save as”，保存该源文件。

5.进行编译，点“start compilation”,若语句有错会有提示，修改后重新编译直到无错误。

6.点“File New”,选择“Vector Waveform File”,建立仿真输入文件.7.点“End time”,输入终止时间（表示波形长度）.点“light”将所有信号选中或部分选中。

点“start simulation”.运行波形，直至正确。

四、电路工作原理首先，用异或门控制输入端，加一个脉冲信号。

在其后方分别加上加法计数器和减法计数器：来一个脉冲，当异或门输出为0时，减法计数器开始工作，当输出为1时，加法计数器工作。

这样，利用给异或门加不同的信号来控制加减计数器。

五.各子模块设计与调试过程library ieee;use ieee.std_logic_1164.all;entity ora isport(a:in std_logic;b:out std_logic);end entity;architecture one of ora isbeginb<=not a;end architecture;library ieee;use ieee.std_logic_1164.all;entity noxa isport(a,b:in std_logic;c:out std_logic);end entity;architecture one1 of noxa isbeginc <= a xor b;end architecture;library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity cnt10a isport(CP,EN:in std_logic;q:out std_logic_vector(3 downto 0)); end cnt10a;architecture one of cnt10a isbeginprocess(CP,EN)variable q1:std_logic_vector(3 downto 0);beginif(CP'event and CP='1') thenif EN='1' thenif(q1<9) then q1:=q1+1;else q1:=(others=>'0');end if;end if;end if;q<=q1;end process;end one;library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity cnt10b isport(CP,EN:in std_logic;q: out std_logic_vector(3 downto 0)); end cnt10b;architecture one of cnt10b isbeginprocess(CP,EN)variable q1:std_logic_vector(3 downto 0);beginif(CP'event and CP='1') thenif EN='1' thenif(q1=0) then q1:="1001";else q1:=q1-1;end if;end if;end if;q<=q1;end process;end;library ieee;use ieee.std_logic_1164.all;entity kekong isport(a1,b1,cp1:in std_logic;cq1,cq2:out std_logic_vector(3 downto 0)); end entity;architecture wowo of kekong iscomponent noxa isport(a,b:in std_logic;c:out std_logic);end component;component ora isport(a:in std_logic;b:out std_logic);end component;component cnt10a isport(CP,EN:in std_logic;q:out std_logic_vector(3 downto 0)); end component;component cnt10b isport(CP,EN:in std_logic;q: out std_logic_vector(3 downto 0)); end component;signal k,j:std_logic;beginu1:noxa port map(a=>a1,b=>b1,c=>k);u2:ora port map(a=>k,b=>j);u3:cnt10a port map(EN=>k,CP=>CP1,Q=>cq1);u4:cnt10b port map(EN=>j,CP=>CP1,q=>cq2); end architecture wowo;六、波形调试：七、感想：通过对EDA程序的使用，我发现该程序的实用性！其次，对数字电路的知识也不能遗忘，还要正确使用VHDL语言，通过调试能正确的改错！并且对调试后的波形进行正确的分析。

二选一数据选择器

郑州工商学院
实验报告册所属课程名称：EDA技术及应用
院部：工学院
专业：电子科学与技术
班级：1702班
学号：170508070246
姓名：刘应许
指导教师：靳世红
1.新建一个工程,为工程指定工作目录,分配工程名称以及指定是最高层设计实体名称.将设计文件加入工程中,选择目标器件,选择综合器和仿真器,结束设计.
2.输入源文件,选择源文件类型,之后出现原理图文件编辑界面,工程中出现Block1.vhd文件.
3.输入VHDL代码.
4.打开波形编辑器,输入信号节点,编辑输入信号波形,观察仿真结果.仿真完成后可查看输出波形.
5.查看电路图.
二选一数据选择器
三人表决器。

EDA技术实用教程-VHDL版课后答案

第一章1-1 EDA技术与ASIC设计和FPGA开发有什么关系? P3~4答：利用EDA技术进行电子系统设计的最后目标是完成专用集成电路ASIC的设计和实现；FPGA和CPLD是实现这一途径的主流器件。

FPGA和CPLD通常也被称为可编程专用IC，或可编程ASIC。

FPGA和CPLD的应用是EDA技术有机融合软硬件电子设计技术、SoC（片上系统）和ASIC设计，以及对自动设计与自动实现最典型的诠释。

1-2与软件描述语言相比，VHDL有什么特点? P6答：编译器将软件程序翻译成基于某种特定CPU的机器代码，这种代码仅限于这种CPU而不能移植，并且机器代码不代表硬件结构，更不能改变CPU的硬件结构，只能被动地为其特定的硬件电路结构所利用。

综合器将VHDL 程序转化的目标是底层的电路结构网表文件，这种满足VHDL设计程序功能描述的电路结构，不依赖于任何特定硬件环境；具有相对独立性。

综合器在将VHDL(硬件描述语言)表达的电路功能转化成具体的电路结构网表过程中，具有明显的能动性和创造性，它不是机械的一一对应式的“翻译”，而是根据设计库、工艺库以及预先设置的各类约束条件，选择最优的方式完成电路结构的设计。

l-3什么是综合?有哪些类型?综合在电子设计自动化中的地位是什么? P5什么是综合? 答：在电子设计领域中综合的概念可以表示为：将用行为和功能层次表达的电子系统转换为低层次的便于具体实现的模块组合装配的过程。

有哪些类型? 答：(1)从自然语言转换到VHDL语言算法表示，即自然语言综合。

(2)从算法表示转换到寄存器传输级(RegisterTransport Level，RTL)，即从行为域到结构域的综合，即行为综合。

(3)从RTL级表示转换到逻辑门(包括触发器)的表示，即逻辑综合。

(4)从逻辑门表示转换到版图表示(ASIC设计)，或转换到FPGA的配置网表文件，可称为版图综合或结构综合。

综合在电子设计自动化中的地位是什么? 答：是核心地位（见图1-3）。

实验三4位2选1多路选择器的设计与实现

实验三 4位2选1多路选择器的设计与实现一．实验目的1．使用ISE软件设计并仿真；2．学会程序下载。

二．实验内容使用ISE软件进行4位2选1多路选择器的设计与实现。

三．实验步骤1. 编写文本文件并编译2. 软件仿真3. 进行硬件配置四．实验原理1. ISE软件是一个支持数字系统设计的开发平台。

2. 用ISE软件进行设计开发时基于相应器件型号的。

注意：软件设计时选择的器件型号是与实际下载板上的器件型号相同。

3. 图3-1所示为4位2选1多路选择器的原理图，本实验中用Verilog语句来描述。

图3-1 4位2选1多路选择器的原理图（1）新建工程双击桌面上“ISE Design Suite 14.7”图标，启动ISE软件(也可从开始菜单启动)。

每次打开ISE都会默认恢复到最近使用过的工程界面。

当第一次使用时，由于还没有历史工程记录，所以工程管理区显示空白。

选择File New--Project 选项，在弹出的对话框中输入工程名称并指定工程路径。

点击Next按钮进入下一页，选择所使用的芯片及综合、仿真工具。

计算机上安装的所有用于仿真和综合的第三方EDA工具都可以在下拉菜单中找到。

在图中我们选用了Spartan6 XC6SLX16芯片，采用CSG324封装，这是NEXYS3开发板所用的芯片。

另外，我们选择Verilog作为默认的硬件描述语言。

再点击Next按钮进入下一页，这里显示了新建工程的信息，确认无误后，点击Finish就可以建立一个完整的工程了。

（2）设计输入和代码仿真在工程管理区任意位置单击鼠标右键，在弹出的菜单中选择New Source命令，选择Verilog Module输入，并输入Verilog文件名。

单击Next按钮进入端口定义对话框。

其中Module Name栏用于输入模块名，这里是mux24a，下面的列表框用于端口的定义。

Port Name表示端口名称，Direction表示端口方向(可选择为input、output或inout)，MSB表示信号最高位，LSB表示信号最低位，对于单信号的MSB和LSB不用填写。

EDA实验指导书_2

EDA 技术与VHDL实验指导书通信实验室编制2012年9月实验一组合电路的设计 (3)实验二时序电路的设计.................................错误!未定义书签。

实验三8位全加器的设计................................错误!未定义书签。

实验四含异步清零和同步时钟使能的加法计数器的设计错误!未定义书签。

实验五十六进制七段数码显示译码器设计.错误!未定义书签。

实验六数控分频器的设计.............................错误!未定义书签。

实验七序列检测器的设计.............................错误!未定义书签。

实训一组合电路的设计一、实验目的熟悉QuartusⅡ的VHDL文本设计流程全过程, 学习简单组合电路的设计、多层次电路设计、仿真和硬件测试。

二、实验内容1: 首先利用QuartusⅡ完成2选1多路选择器的文本编辑输入(mux21a.vhd)和仿真测试等步骤, 给出仿真波形。

最后在实验系统上进行硬件测试, 验证本项设计的功能。

2：将此多路选择器看成是一个元件mux21a, 利用元件例化语句描述一个双2选1多路选择器, 并将此文件放在同一目录中。

三、实验仪器ZY11EDA13BE型实验箱通用编程模块, 配置模块, 开关按键模块, LED显示模块。

四、实验原理1.2选1多路选择器的VHDL源代码ENTITY mux21a ISPORT ( a, b, s: IN BIT;y : OUT BIT );END ENTITY mux21a;ARCHITECTURE one OF mux21a ISBEGINPROCESS (a,b,s)BEGINIF s = '0' THEN y <= a ; ELSE y <= b ;END IF;END PROCESS;END ARCHITECTURE one ;下图为本例2选1多路选择器的仿真图形2.双2选1多路选择器以下是部分参考程序:...COMPONENT MUX21APORT ( a, b, s : IN STD_LOGIC;y : OUT STD_LOGIC);END COMPONENT ；...u1 : MUX21A PORT MAP(a=>a2, b=>a3, s=>s0, y=>tmp);u2 : MUX21A PORT MAP(a=>a1, b=>tmp, s=>s1, y=>outy);END ARCHITECTURE BHV ;五、实验报告:根据以上的实验内容写出实验报告, 包括程序设计、软件编译、仿真分析、硬件测试和详细实验过程；给出程序分析报告、仿真波形图及其分析报告。

二选一数据选择器

二选一数据选择器目录一：数据选择器的基本原理 (3)二电路逻辑功能 (2)2.1 电路逻辑图 (2)2.2真值表与表达式 (3)2.3电路设计及仿真 (3)三版图设计 (5)3.1总体版图设计及DRC验证 (5)3.1.1数据选择器版图设计步骤 (5)3.1.2版图验证 (8)3.2版图仿真 (9)四数据选择器版图LVS对比 (10)五结论及体会 (12)一：数据选择器的基本原理数据选择器是指经过选择，把多个通道的数据传送到唯一的公共数据通道上去，实现数据选择功能的逻辑电路称为数据选择器。

它的作用相当于多个输入的单刀多掷开关，其示意图如下：图1 n位通道选择信号数据选择器除了可以实现一些组合逻辑功能以外，还可以做分时多路传输电路、函数发生器及数码比较器等。

常见的数据选择器有4选1、8选1、16选1电路。

在多路数据传送过程中，能够根据需要将其中任意一路选出来的电路，叫做数据选择器数据选择器(MUX)的逻辑功能是在地址选择信号的控制下，从多路数据中选择一路数据作为输出信号下图所示为二选一数据选择器原理图，a,b为输入端，sel为控制端，out为输出端图1-1数据选择器原理图二电路逻辑功能2.1 电路逻辑图=+(S是数据选择控制端，S为0时选择A，为1时选S择B）Y SA SB要实现2选1选择器，逻辑电路图如下所示图2-1数据选择器逻辑电路图2.2真值表与表达式二选一数据选择器逻辑表达式为：Y SA SB =+根据逻辑表达式所列真值表如下图所示图2-2数据选择器真值表图2.3电路设计及仿真根据原理电路图并使用S-Edit 软件设计出数据选择器的电路图及对应符号图如下：S A B Y 01 1 1 1 0 1 0 1 0 0 0 0 1 1 1 1 1 0 0 0 1 1 0图2-3数据选择器符号图根据符号图并使用S-Edit软件设计出的数据选择器电路图如下所示图2-4数据选择器电路图导出的SPICE文件，如下图所示图2-5 spice文件加载包含文件，如下图所示图2-6 加载后的SPICE文件在其基础上进行仿真：下图从上到下依次为Y. S B A,结合逻辑表达式及真值表可知，电路为正确的图2-7 模拟波形仿真图三版图设计3.1总体版图设计及DRC验证3.1.1数据选择器版图设计步骤（1）新建文件夹：在电脑本地磁盘新建文件夹，文件夹名为shuju。

EDA技术实用教程课后习题答案

第一章1-1 EDA 技术与 ASIC 设计和 FPGA 开发有什么关系答：利用 EDA 技术进行电子系统设计的最后目标是完成专用集成电路 ASIC 的设计和实现；FPGA 和 CPLD 是实现这一途径的主流器件。

FPGA 和 CPLD 通常也被称为可编程专用 IC，或可编程 ASIC。

FPGA 和 CPLD 的应用是 EDA 技术有机融合软硬件电子设计技术、SoC（片上系统）和 ASIC 设计，以及对自动设计与自动实现最典型的诠释。

1-2 与软件描述语言相比，VHDL 有什么特点 P6答：编译器将软件程序翻译成基于某种特定 CPU 的机器代码，这种代码仅限于这种 CPU 而不能移植，并且机器代码不代表硬件结构，更不能改变 CPU 的硬件结构，只能被动地为其特定的硬件电路结构所利用。

综合器将 VHDL程序转化的目标是底层的电路结构网表文件，这种满足 VHDL 设计程序功能描述的电路结构，不依赖于任何特定硬件环境；具有相对独立性。

综合器在将 VHDL(硬件描述语言)表达的电路功能转化成具体的电路结构网表过程中，具有明显的能动性和创造性，它不是机械的一一对应式的“翻译”，而是根据设计库、工艺库以及预先设置的各类约束条件，选择最优的方式完成电路结构的设计。

l-3 什么是综合有哪些类型综合在电子设计自动化中的地位是什么什么是综合答：在电子设计领域中综合的概念可以表示为：将用行为和功能层次表达的电子系统转换为低层次的便于具体实现的模块组合装配的过程。

有哪些类型答：(1)从自然语言转换到 VHDL 语言算法表示，即自然语言综合。

(2)从算法表示转换到寄存器传输级(RegisterTransport Level，RTL)，即从行为域到结构域的综合，即行为综合。

(3)从 RTL 级表示转换到逻辑门(包括触发器)的表示，即逻辑综合。

(4)从逻辑门表示转换到版图表示(ASIC 设计)，或转换到 FPGA 的配置网表文件，可称为版图综合或结构综合。

EDA实验二多路选择器

实验二多路选择器一、实验目的1．熟练掌握多路选择器的设计方法；2．用VHDL语言中不同的语句来描述。

二、实验原理四选一多路选择器的原理如下图及下表，由Sl，S0来选择d0 ，dl ，d2 ，d3的信号，并使其能在Q上输出。

三、实验内容1、用VHDL语言的不同语句分别描述任务选择器，并通过编译仿真比较不同语句描述的区别。

2、通过仿真下载并通过硬件验证实验结果。

四、实验报告要求l、写出几种不同的VHDL源程序；2、画出电路的时序仿真波形；3、分析不同VHDL语句的优劣；4、写出设计心得体会。

五、思考题：1、如何设计一个3选1的选择器？1新建一个文件夹2 新建VHDL文件输入LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY mux4 ISPORT (d0,d1,d2,i3, Sl, S0:IN STD_LOGIC;q:OUT STD_lOGIC);END mux4;ARCHITECTURE body_mux4 OF mux4 ISBEGINprocess(d0,d1,d2,i3, Sl, S0)variable muxval :integer range 7 downto 0;beginmuxval :=0;if S0='1') then muxval :=muxval+1; end if;if Sl ='1') then muxval :=muxval+2; end if;case muxval iswhen 0=>q<=d0;when 1=>q<=d1;when 2=>q<=d2;when 3=>q<=d3;when others =>null;end case;end process;END body_mux4;3保存4新建项目3processing—Startcompilation4 new—vector waveform file5edit—end time6file—save as7view—qtility windows—node finder—list8assigment setting—category——simulatorsettings 1 run simulation untilall2simulation verification glitch 1nssimulation 9processing start simulation。

EDA技术实验报告完整版

福建农林大学金山学院信息工程类实验报告课程名称：EDA技术姓名：邱彬彬系：信息与机电工程系专业：电子信息工程专业年级：2010级学号：100201079指导教师：蔡剑卿职称：讲师2013年05月03日实验项目列表福建农林大学金山学院信息工程类实验报告系：信息与机电工程系专业：电子信息工程年级： 2010级姓名：邱彬彬学号： 100201079 实验课程： EDA技术实验室号：__田实405 实验设备号： 2B 实验时间： 2013年4月13日指导教师签字：成绩：实验一Quartus II 9.0软件的使用1．实验目的和要求本实验为验证性实验，其目的是熟悉Quartus II 9.0软件的使用，学会利用Quartus II 9.0软件来完成整个EDA开发的流程。

2．实验原理利用VHDL完成电路设计后，必须借助EDA工具中的综合器、适配器、时序仿真器和编程器等工具进行相应的处理后，才能使此项设计在FPGA上完成硬件实现，并得到硬件测试，从而使VHDL设计得到最终的验证。

Quartus II是Altera提供的FPGA/CPLD开发集成环境，包括模块化的编译器，能满足各种特定设计的需要，同时也支持第三方的仿真工具。

3．主要仪器设备（实验用的软硬件环境）实验的硬件环境是：微机一台GW48 EDA实验开发系统一套电源线一根十芯JTAG口线一根USB下载线一根USB下载器一个实验的软件环境是：Quartus II 9.0软件4．操作方法与实验步骤利用Quartus II 9.0软件实现EDA的基本设计流程：创建工程、编辑文本输入设计文件、编译前设置、全程编译、功能仿真。

利用Quartus II 9.0软件实现引脚锁定和编译文件下载。

利用Quartus II 9.0软件实现原理图输入设计文件的编辑和产生相应的原理图符号元件。

5．实验内容及实验数据记录安装QUARTUSII软件；因为实验时我的机器了已经有QUARTUSII软件，所以我并没有进行安装软件的操作。

EDA实验1lxm二选一数据选择器

实验一二选一数据选择器VHDL设计Quartus II 6.0开发环境与EDA实验箱使用一实验目的1．熟悉在Quartus II 6.0环境下原理图输入方法。

2．熟悉Quartus II 6.0环境下编辑、编译综合、仿真的操作方法。

3、掌握利用EDA软件进行电路设计的详细流程；4、熟悉EDA实验箱的基本使用方法。

学会对实验板上的FPGA/CPLD进行编程下载，硬件验证自己的设计项目。

二实验仪器PC机、Quartus II 6.0软件三实验内容1．详细解读教材117页。

2．在QuartusⅡ上输入该设计的原理图，并进行编辑、编译、综合、适配、仿真。

3．给出其所有信号的时序仿真波形。

四实验原理及步骤1．启动Quartus II 6.0软件在桌面上双击Quartus II 6.0图标或者在开始—>所有程序—>Altera—> Quartus II 6.0，如下图2．建立工作库文件夹及工程任何一次设计都是一项工程（Project），所有此工程相关的所有设计文件都需要放在同一个文件夹里。

不同的设计放在不同的文件夹中。

在E盘下建立一个存放本次设计的工程文件夹，比如“shiyan1”。

注意不要使用中文文件夹，文件夹的存放路径也不要包含中文。

注意本实验室计算机C盘和D盘是重启后复原，不要将任何文件和文件夹放置在桌面或者C、D盘下。

初次打开Quartus II 6.0，会有如图提示：选择是的情况下，首先是新工程向导：介绍下一步下一步下一步，选择目标芯片，首先在Family栏选择ACEX1K系列，然后选择此系列的具体芯片:EP1K30TC144-3。

注意不要选成了EP1K30TC144-3。

下一步就点完成。

3．建立文本程序文件选择File菜单下的New或者直接点击工具栏中的新建图标，选择新建文件类型为VHDL File。

接下来另存文件：保存时需更改文件名与项目名称一样，注意保存在同一个工程文件夹下面。

EDA：实验六2选1和4选1多路选择实验

实验六 2选1和4选1多路选择实验班级：通信1121 姓名：王密学号：1121302230一、实验目的：1、了解2选1和4选1的工作原理和实现的方法。

2、实现两个多路选择器,一个2选1,一个4选1。

3、学会用于VHDL语言进行程序设计。

二、实验原理：2选1当选择输入S为L时，Y输出A, 当S为H时，Y输出B。

当选择输入AB为LL时，Y输出D0, 当AB为LH时，Y输出D1, 当AB为HL时，Y输出D2,当AB为HH时，Y输出D3。

说明:sw1选择是控制4选1,还是2选1，sw1=1,为4选1，sw1=0,为2选1。

sw3,sw2为4选1的地址，sw4为2选1的地址。

三、实验连线：1、将EP2C5适配板左下角的JTAG用十芯排线和万用下载区左下角的SOPC JTAG口连接起来，万用下载区右下角的电源开关拨到 SOPC下载的一边。

2、请将JPLED1短路帽右插，JPLED的短路帽全部上插。

3、将实验板左端的JP103全部用短路帽接上（共八个）。

四、实验内容与步骤：（程序：EP2C5\muxsel\muxsel.sof）1、打开Quartus II 6.0软件，点击“File→OpenP roject”出现如下的对话框(图9.1)，选中muxsel,点打开即可；图9.12、点击“Tools-Programmer”后出现如下的对话窗口，3、在点”Edit→Add File………”出现如下对话框(图9.2)，在图9.3对话框中，选中EP2C5/muxsel/muxsel.sof项目后点击打开回到Programmer对话框, 在下载对话窗口中“选中Program/ Configure”,点击“Start”即进行下载。

图9.2图9.3现将muxsel.vhd原程序作如下说明：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;USE IEEE.STD_LOGIC_SIGNED.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;ENTITY liu123 ISPORT (SW1:IN BOOLEAN;SW2:IN STD_LOGIC;SW3:IN STD_LOGIC;SW4:IN BOOLEAN;LED:OUT STD_LOGIC_VECTOR(7 DOWNTO 0));END liu123;ARCHITECTURE ADO OF liu123 ISSIGNAL RST_MUXSEL: STD_LOGIC_VECTOR(7 DOWNTO 0);SIGNAL RST_MUXSEL2: STD_LOGIC_VECTOR(7 DOWNTO 0);BEGINPROCESS(SW1,SW2,SW3)beginIF (SW2='0' AND SW3 ='0') THEN RST_MUXSEL<="10101010";ELSIF (SW2='0' AND SW3='1' )THEN RST_MUXSEL<="01010101";ELSIF (SW2='1' AND SW3='0')THEN RST_MUXSEL<="10001000";ELSIF (SW2='1' AND SW3='1') THEN RST_MUXSEL<="01110111";ELSE RST_MUXSEL<="XXXXXXXX";END IF;E ND PROCESS;PROCESS (SW4)BEGINIF SW4 THENRST_MUXSEL2<="10100101";ELSERST_MUXSEL2<="01011010";END IF;END PROCESS;PROCESS(SW1,RST_MUXSEL,RST_MUXSEL2)BEGINcase sw1 iswhen true => LED<=RST_MUXSEL;when false => LED<=RST_MUXSEL2;END case;END PROCESS;END ADO;引脚分配（Cyclone EP2C5Q208C8）：sw1-P43,sw2-P44,sw3-P45,sw4-P46,led0-P13,led1-P14,led2-P15,led3-P30,led4-P3 1,led5-P33,led6-P34,led7-P35,管脚标号led0到led7分别接到8位的LED流水灯上，使用高低电平观察输出的结果，sw1到sw4接到拨码开关上，。

《EDA技术实用教程(第四版)》(包括第九、十章)习题答案解析

《EDA技术实用教程(第四版)》习题1 习题1-1EDA技术与ASIC设计和FPGA开发有什么关系？FPGA在ASIC设计中有什么用途？P3~41-2 与软件描述语言相比，VHDL有什么特点? P6l-3什么是综合?有哪些类型?综合在电子设计自动化中的地位是什么?P51-4 在EDA技术中，自顶向下的设计方法的重要意义是什么? P7~101-5 IP在EDA技术的应用和发展中的意义是什么? P22~141-6叙述EDA的FPGA/CPLD设计流程，以及涉及的EDA工具及其在整个流程中的作用。

(P11~13)2 习题2-1OLMC（输出逻辑宏单元）有何功能?说明GAL是怎样实现可编程组合电路与时序电路的。

P34~362-2什么是基于乘积项的可编程逻辑结构?P33~34，40什么是基于查找表的可编程逻辑结构?P40~412-3FPGA系列器件中的LAB有何作用? P43~452-5 解释编程与配置这两个概念。

P582-6 请参阅相关资料，并回答问题：按本章给出的归类方式，将基于乘积项的可编程逻辑结构的PLD器件归类为CPLD；将基于查找表的可编程逻辑结构的PLD器什归类为FPGA，那么，APEX系列属于什么类型PLD器件? MAX II系列又属于什么类型的PLD器件?为什么? P54~563 习题3-1 画出与以下实体描述对应的原理图符号元件:ENTITY buf3s IS --实体1:三态缓冲器PORT(input:IN STD_LOGIC; --输入端enable:IN STD_LOGIC; --使能端output:OUT STD_LOGIC); --输出端END buf3s ;ENTITY mux21 IS --实体2: 2选1多路选择器PORT(in0, in1,sel: IN STD_LOGIC;output:OUT STD_LOGIC);mux21in0outputin1sel3-2 图3-16所示的是4选1多路选择器,试分别用IF_THEN语句和CASE语句的表达方式写出此电路的VHDL程序,选择控制信号s1和s0的数据类型为STD_LOGIC_VECTOR;当s1=’0’,s0=’0’；s1=’0’,s0=’1’；s1=’1’,s0=’0’和s1=’1’,s0=’1’时,分别执行y<=a、y<=b、y<=c、y<=d。

用文本输入法设计2选1多路选择器 EDA实验报告

用文本输入法设计2选1多路选择器1．实验目的和要求本实验为综合性实验，综合了简单组合电路逻辑、QuartusII的使用方法、多层次电路设计、仿真和硬件测试等内容。

其目的是熟悉QuartusII的VHDL文本设计流程全过程。

2．实验原理2选1多路选择器真值表s a b yL L ×LL H ×HH ×L LH ×H H3．主要仪器设备（实验用的软硬件环境）实验的硬件环境是：微机一台GW48 EDA实验开发系统一套电源线一根十芯JTAG口线一根USB下载线一根USB下载器一个实验的软件环境是：Quartus II 9.0软件4．操作方法与实验步骤首先利用QuartusII完成2选1多路选择器的文本编辑输入（mux21a.vhd）和仿真测试等步骤，然后进行仿真。

最后在实验系统上进行硬件测试，实际验证本项实验的功能。

将设计好的2选1多路多路选择器看成是一个元件mux21a，利用元件例化语句描述下图，并将此文件放在同一目录E:\muxfile中。

5．实验内容及实验数据记录（1）程序设计ENTITY mux21a ISPORT ( a, b, s: IN BIT;y : OUT BIT );END ENTITY mux21a;ARCHITECTURE one OF mux21a ISBEGINPROCESS (a,b,s)BEGINIF s = '0' THEN y <= a ; ELSE y <= b ;END IF;END PROCESS;END ARCHITECTURE one ;（2）软件编译（3）仿真波形图（4）硬件测试结果将程序下载到实验板，按下K1键可以得到不同的鸣叫效果。

改变频率的选择，可以改变蜂鸣器的鸣叫效果。

6．实验数据处理与分析（1）程序分析1、一般的，可综合的，即能将VHDL程序编译成可实现的电路端口模式有如下四种：IN(输入端口)，OUT(输出端口)，INOUT（双向端口），BUFFER(缓冲端口)，本二选一实验的实体中定义三个输入引脚分别为：a、b、s和一个输出引脚y,四个引脚的数据类型均为bit.2、使用VHDL描述语句实现功能当s=0时候选择输入a,当s=1时候选择输入b,即实现二选一的功能。

EDA技术实用教程课后答案

S0、S1、S2、S3。

当且3-4给出1)首先设计xin3-3 给出一个4选1多路选择器的 VHDL 描述。

选通控制端有四个输入:仅当 S0=0 时:丫=A ; S 仁0 时:丫=B ; S2=0 时:丫=C ; S3=0 时:Y=D 。

--解：4选1多路选择器 VHDL 程序设计。

LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL; ENTITY mux41a ISPORT( A,B,C,D : IN STD_LOGIC;S0,S1,S2,S3 : IN STD_LOGIC;Y : OUT STD_LOGIC);END ENTITY mux41a;ARCHITECTURE one OF mux41a ISSIGNAL S0_3 : STD_LOGIC_VECTOR(3 DOWNTO 0); BEGINS0_3<=S0&S1&S2&S3; y<=A WHEN S0_3="0111" ELSEB WHEN S0_3="1011" ELSEC WHEN S0_3="1101" ELSED WHEN S0_3="1110" ELSE 'Z';END ARCHITECTURE one;1位全减器的VHDL 描述；最终实现8位全减器。

要求：1位半减器，然后用例化语句将它们连接起来，图4-20中h suber 是半减器，diff 是输出差a -(diff=x-y),s_out 是借位输出(s_out=1,x<y),sub_in 是借位输入f_ ou t c—图3-19 1位全加器--解(1.1):实现 1 位半减器 h_suber(diff=x-y ； s_out=1,x<y) LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL; ENTITY h_suber IS PORT(x,y: IN STD_LOGIC;diff,s_out: OUT STD_LOGIC);END ENTITY h_suber;ARCHITECTURE hs1 OF h_suber IS BEGINDiff <= x XOR (NOT y);yiny suO(2)以1位全减器为基本硬件是 x-y-sun_in=difft)。

EDA实验报告8位二选一多路选择器

学号：201400800093 姓名：胡玲专业：电子信息科学与技术科目：电子设计自动化EDA 实验名称：8位二选一多路选择器
一．实验要求
实验要求：1通过有限状态机的VHDL设计初步了解VHDL表达和设计电路的方法2根据学过的一位二选一选择器改进VHDL语言而掌握8位二选一多路选择器
三．RTL图
四．波形仿真图：
由源代码可知a_fin=a_dis,b_fin=b_dis,但由波形仿真图可知在同一时刻它们并不一定相等，而是存在延迟，结果s_fin也是和对应的输入值存在延迟，如果不考虑延迟，结果正确。

例：t=40ns时输入是1010+0001结果是1011，无进位。

五：实验结果
1.用开关sw17-14表示输入的四位二进制A（17-14分别表示A0-A3），并用LEDR17-14显示。

sw13-10表示输入四位二进制B（13-10分别表示B3-B0）并用LEDR13-10显示。

KEY0用于复位KEY1用于做时钟信号LEDR3-0表示输出的四位二进制数LEDG8（绿灯）显示进位输出。

2.按下复位键—用开关确定输入值（例如输入为1111+1000）—按下时钟信号键—可显示红灯为0111以及绿灯亮有进位。

3.可知结果正确。

六．实验体会及心得
1.做实验前先预习实验内容，学以致用和大胆改进很重要。

2.代码写错没关系，几十个错误也没关系，不能复制粘贴那样学不到东西，与同学探讨很有意义，最后结果出来再回过头研究代码会觉得更了解每一步代码。

3.实验过程中切记避免心浮气躁，急于出结果，如果实在没思路可以看同学代码但一定要看懂在之上进行改变看结果。

2选1多路选择器的VHDL描述

XXXXX大学实验报告课程名称：EDA技术试验实验名称：2选1多路选择器的VHDL描述学号：姓名：指导教师评定：______________________ 签名：_____________________________一、实验目的1、学习2选1多路选择器的设计;2、初步了解VHDL表达和设计电路的方法。

二、实验仪器:计算机一台,Quartus 2软件三、实验步骤:1、新建一个文件夹,打开Quartus 2软件,选择FILE->NEW菜单,在弹出的NEW对话框中选择DEVICE DESGIN FILE页的原理图文件编辑器输入项VHDL FILE,按确定键打开VHDL编辑器窗口;2、在VHDL编辑器窗口输入2选1多路选择器的VHDL描述;ENTITY mux21a ISPORT(a,b:IN BIT;s:IN BIT;y:OUT BIT);END ENTITY mux21a;ARCHITECTURE one OF mux21a ISBEGINy<=a WHEN s=’0’ ELSE b;END ARCHITECTURE one;或者：ENTITY mux21a ISPORT(a,b:IN BIT;s:IN BIT;y:OUT BIT);END ENTITY mux21a;ARCHITECTURE one OF mux21a ISBEGINy<=a WHEN s=’0’ ELSE b;END ARCHITECTURE one;3、打开波形编辑器,分别运行2选1多路选择器,观察他们的输出波形：;4、调出VHDL描述产生的2选1多路选择器的原理图.点击TOOLS->NELIST VIEWERS->RTL VIEWERS,即调出VHDL描述产生的2选1多路选择器的RTL电路图,如下所示:四、实验小结经过本次试验初步了解了Quartus 2软件的使用，及VHDL表达和设计电路的方法。

EDA习题答案

y => b(i), sub_in => stmp(i), diffr => c(i), sub_out => stmp(i+1)); end generate ; end；
习题 5-6 根据图 5-23，写出顶层文件 MX3256.VHD 的 VHDL 设计文件。
习题 4-11 用 D 触发器设计 3 位二进制加法计数器。解：注意 D 触发器级联时应取非端，否则只能作分频器
下图是异步计数器方式，同步计数器方式请读者自行考虑
习题 4-12 用 D 触发器构成按循环码(000->001->011->111->101->100->000)规律工作的六进制同步计数器。
第 1 章概述
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diff : OUT STD_LOGIC; s_out : OUT STD_LOGIC ); end component; signal t0,t1,t2 : STD_LOGIC; BEGIN u1 : h_suber PORT MAP(x => x, y => y, diff => t0, s_out => t1); u2 : h_suber PORT MAP(x => t0, y => sub_in, diff => diffr, s_out => t2); sub_out <= t1 OR t2; END; (2)8 位减法器，关于生成语句可以参见第 9 章
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library ieee; use ieee.std_logic_1164.all;
entity h_suber is port ( x,y : in std_logic; diff,s_out : out std_logic );