SPI时钟模式的配置

S P I时钟模式的配置集团标准化小组：[VVOPPT-JOPP28-JPPTL98-LOPPNN]

【S P I基础知识简介】

设备与设备之间通过某种硬件接口通讯，目前存在很多种接口，SPI接口是其中的一种。

SPI中分Master主设备和Slave从设备，数据发送都是由Master控制。

一个master可以接一个或多个slave。

常见用法是一个Master接一个slave，只需要4根线：

SCLK：SerialClock，（串行）时钟

MISO：MasterInSlaveOut，主设备输入，从设备输出

MOSI：MasterOutSlaveIn，主设备输出，从设备输入

SS:SlaveSelect，选中从设备，片选

SPI由于接口相对简单（只需要4根线），用途算是比较广泛，主要应用在EEPROM，FLASH，实时时钟，AD转换器，还有数字信号处理器和数字信号解码器之间。

即一个SPI的Master通过SPI与一个从设备，即上述的那些Flash，ADC等，进行通讯。

而主从设备之间通过SPI进行通讯，首先要保证两者之间时钟SCLK要一致，互相要商量好了，要匹配，否则，就没法正常通讯了，即保证时序上的一致才可正常讯。

而这里的SPI中的时钟和相位，指的就是SCLk时钟的特性，即保证主从设备两者的时钟的特性一致了，以保证两者可以正常实现SPI通讯。

【SPI相关的缩写或说法】

先简单说一下，关于SPI中一些常见的说法：

SPI的极性Polarity和相位Phase，最常见的写法是CPOL和CPHA，不过也有一些其他写法，简单总结如下：

(1)CKPOL(ClockPolarity)=CPOL=POL=Polarity=（时钟）极性

(2)CKPHA(ClockPhase)=CPHA=PHA=Phase=（时钟）相位

(3)SCK=SCLK=SPI的时钟

(4)Edge=边沿，即时钟电平变化的时刻，即上升沿(risingedge)或者下降沿(fallingedge)

对于一个时钟周期内，有两个edge，分别称为：

Leadingedge=前一个边沿=第一个边沿，对于开始电压是1，那么就是1变成0的时候，对于开始电压是0，那么就是0变成1的时候；

Trailingedge=后一个边沿=第二个边沿，对于开始电压是1，那么就是0变成1的时候（即在第一次1变成0之后，才可能有后面的0变成1），对于开始电压是0，那么就是1变成0的时候；

本文采用如下用法：

极性=CPOL

相位=CPHA

SCLK=时钟

第一个边沿和第二个边沿

【SPI的相位和极性】

CPOL和CPHA，分别都可以是0或时1，对应的四种组合就是：

Mode0CPOL=0,CPHA=0

Mode1CPOL=0,CPHA=1

Mode2CPOL=1,CPHA=0

Mode3CPOL=1,CPHA=1

【CPOL极性】

先说什么是SCLK时钟的空闲时刻，其就是当SCLK在数发送8个bit比特数据之前和之后的状态，于此对应的，SCLK在发送数据的时候，就是正常的工作的时候，有效active的时刻了。

先说英文，其精简解释为：ClockPolarity=IDLEstateofSCK。

再用中文详解：

SPI的CPOL，表示当SCLK空闲idle的时候，其电平的值是低电平0还是高电平1：

CPOL=0，时钟空闲idle时候的电平是低电平，所以当SCLK有效的时候，就是高电平，就是所谓的active-high；

CPOL=1，时钟空闲idle时候的电平是高电平，所以当SCLK有效的时候，就是低电平，就是所谓的active-low；

【CPHA相位】

首先说明一点，capturestrobe=latch=read=sample，都是表示数据采样，数据有效的时刻。

相位，对应着数据采样是在第几个边沿（edge），是第一个边沿还是第二个边沿，0对应着第一个边沿，1对应着第二个边沿。

对于：

CPHA=0，表示第一个边沿：

对于CPOL=0，idle时候的是低电平，第一个边沿就是从低变到高，所以是上升沿；

对于CPOL=1，idle时候的是高电平，第一个边沿就是从高变到低，所以是下降沿；

CPHA=1，表示第二个边沿：

对于CPOL=0，idle时候的是低电平，第二个边沿就是从高变到低，所以是下降沿；

对于CPOL=1，idle时候的是高电平，第一个边沿就是从低变到高，所以是上升沿；

此处，再多解释一下可能会遇到的CKP和CKE，其是Microchip的PIC系列芯片中的说法。

（1）CKP是ClockPolaritySelect，就是极性=CPOL：

CKP，虽然名字和CPOL不一样，但是都是指时钟相位的选择，定义也一样：

CKP:ClockPolaritySelectbit

1=Idlestateforclock(CK)isahighlevel

0=Idlestateforclock(CK)isalowlevel

所以不多解释。

（2）CKE是ClockEdgeSelect，就是相位=CPHA：

CKE:SPIClockEdgeSelectbit

1=TransmitoccursontransitionfromactivetoIdleclockstate

0=TransmitoccursontransitionfromIdletoactiveclockstate

意思是

1=（数据）传输发生在时钟从有效状态转到空闲状态的那一时刻

0=（数据）传输发生在时钟从空闲状态转到有效状态的那一时刻

其中，数据传输的时刻，即图中标出的“数据transmit传输的时刻”，很明显，该时刻是一个时钟和下一个时钟之间交界的地方，对应的不论是上升沿还是下降沿，都与我们前面提到的CPHA=数据采样的时刻，的边沿方向所相反。

所以，此处的CKE，正好与CPHA相反。

所以，CKP和CKE所对应的取值的含义为：

WhenCKP=0:

CKE=1=>DatatransmittedonrisingedgeofSCK

CKE=0=>DatatransmittedonfallingedgeofSCK

WhenCKP=1:

CKE=1=>DatatransmittedonfallingedgeofSCK

CKE=0=>DatatransmittedonrisingedgeofSCK

【如何看懂和记忆CPOL和CPHA】

所以，关于在其他地方介绍的，看似多么复杂难懂难记忆的CPOL和CPHA，其实经过上面解释，就肯容易看懂了：

去看时序图，如果起始的始终SCLK的电平是0，那么CPOL=0，如果是1，那么CPOL=1，