简易逻辑分析仪
简易逻辑分析仪设计
2008年10月第10期电子测试EL ECTRONIC TEST Oct.2008No.10简易逻辑分析仪设计贾 奕,黄劲松,沈鹏程,田开坤(1湖北师范学院物理与电子科学学院 黄石 4350022湖北师范学院电工电子实验教学示范中心 黄石 435002) 摘 要:本系统是以STC89C52单片机和复杂可编程逻辑器件CPLD 的组合电路为核心,利用锁存器在时钟上升沿将输入端的数据锁存的原理,构建了一个基于实时采样和直接数据存储器存储(DMA )的简易逻辑分析仪。
系统由五部分组成:按键模块、CPLD 模块、DDS 采样时钟发生模块、L CD 显示模块、DMA 数据采集模块。
相比于市场上的逻辑分析仪,本系统结构简单,易制作,成本低,可同时测量8路T TL 信号。
本系统可以用来分析数字逻辑电路中的时序逻辑关系,本文还用该逻辑分析仪研究了51单片机对外部地址读写操作的时序,得到与单片机数据手册一致的波形时序图。
关键词:逻辑分析仪;DMA ;CPLD ;DDS 中图分类号:TP399 文献标识码:BDesign of simple logic analyzerJia Y i ,Huang Jinsong ,Shen Pengcheng ,Tian Kaikun(1College of Physics and Electronic Science ,Hubei Normal University ,Huangshi 435002,China ;2Electricaland Electronic experimental teaching centres of excellence ,Hubei Normal University ,Huangshi 4350020,China )Abstract :A simple logic analyzer based on a real 2time sampling and DMA has been designed by using STC89C52SCM and CPLD circuit as t he p rimary component s.It operates by a latch which can latch t he data coming from t he inp ut port o n t he outp ut port by means of latching t he rising edge of a clock p ulse.The system includes five basic component s :a button control mod 2ule ,t he CPLD module ,a DDS sampling clock p ulse generation module ,an L CD module ,and t he DMA pared to t he existing logic analyzer ,t he system can measure synchro 2nously 8T TL signals ,and t he circuit is simple and can be constructed easily wit h low cost s.The system can be used as a tool t hat measures t he logic relations of t he digital circuit.An ex 2ample has been given t hat shows how t he time is measured when a 51SCM reads or writes so me data to t he o ut side address ,SCM manual data are consistent wit h t he wave timing map.K eyw ords :logic analyzer ;DMA ;CPLD ;DDS测试工具与解决方案2008.100 引 言在数字电路的研究中,往往要对电路的时序进行分析,在这种情况下,很多学生或工程师通常会选择示波器,而忽略了逻辑分析仪。
简易逻辑分析仪报告
简易逻辑分析仪摘要本系统是由单片机作为主控制器、可编程器件作为辅助控制单元来实现数字信号产生、逻辑信号采集和示波器显示。
由单片机为核心的信号发生器，实现了大范围可控频率、预设码型的信号输出；数据采集模块的输入电路中的程控迟滞比较器，提高了输入信道的抗干扰能力。
可编程器件高密度特点在本系统中的应用，大大减少了外围器件，增强了系统的可靠性。
带有LCD显示模块为用户控制提供友好的人机界面，实现了设置掉电保护功能，并支持鼠标操作和图形打印。
关键词逻辑分析仪单片机可编程器件程控迟滞比较器一、方案论证及选择方案一：利用普通的74系列移位计数器构成数字信号发生器，纯单片机方式实现逻辑分析仪。
图 1-1 方案一结构框图如图1-1所示，数字信号发生器部分，利用74系列的移位计数器的基本功能，通过拨码开关向置数端预置循环序列，通过TTL 驱动输出数字信号。
逻辑分析仪部分的门限电压由电位器控制。
这种方法单片机除了完成基本的数据分析外，还需要完成对逻辑数据的采集、存储、显示等大量控制工作。
方案二：由单片机产生数字信号序列，由另外两片单片机构成逻辑分析仪。
射随器门限 比较器电位器 调压电路单 片 机ZYX D/AD/A预 置拨码开关序列 输出数字信号发生器 简易逻辑分析100Hz 时钟键盘级联74 移位计数器 数码管图 1-2 方案二结构框图如图1-2所示，相比方案一在信号产生上方案二采用了单片机方案，数码管显示循环序列码状态，本方案用软件可以实现不同频率、更加复杂数字信号的输出。
在逻辑分析仪部分，部分的特点是双单片机结构，二者通过串口通信，下位机单片机3只负责显示，上位机单片机2通过D/A 输出程控的门限电平。
本方案解决了显示与数据采集处理不能同时工作的矛盾， 方案三利用FPGA/CPLD 的高速特点，实现系统并行工作，这是本方案相比于方案二的特色之一。
用可编程器件可以高速完成单一功能模块。
FPGA/CPLD 的使用弥补了单片机在高速采集和实时显示的弱点，使整个系统的处理能力远超过当前微控制器的水平，这使设计十分具有发挥的空间。
基于51单片机的简易逻辑分析仪设计
本科生毕业设计报告学院物理与电子工程学院专业电子信息工程设计题目：基于51单片机的简易逻辑分析仪设计学生姓名指导教师（姓名及职称）班级学号完成日期：年月基于51单片机的简易逻辑分析仪设计物理与电子工程学院电子信息工程[摘要]本设计完成了一种能进行数字电路中多路数据测试的简易逻辑分析仪。
它以51单片机控制核心，数模转换器为逻辑信号门限电平控制电路，用按键和 12864LCD作为人机交互界面，采用C51进行模块化编程，实现了四路信号的测试，具有成本低，使用方便等特点。
[关键词]数字电路单片机数模转换器逻辑分析仪1 设计任务与要求本设计的主要任务及参数指标是：数据位数4位，存储深度80字；数据速率最高1kHz；输入阻抗大于50kΩ；逻辑信号门限电平在1.0V～4.0V 范围内按8级任意设定。
2 设计方案本系统采用51单片机为控制核心，系统由单片机系统、逻辑电平控制、按键、LCD显示、系统电源等模块构成。
被测数据输入到逻辑电平控制模块，然后进行单片机进行测试，按键用于控制逻辑信号门限电平的大小，系统电源为各模块供电，各模块的供电电压为5V。
图1 系统框图3 设计原理分析3.1 单片机系统电路设计图2 单片机系统电路单片机系统为逻辑分析仪的核心，负责控制逻辑分析仪的逻辑电平、检测按键并驱动LCD 进行显示。
单片机系统电路如图2所示，由晶体振荡器Y1、电容C3和C4构成振荡器电路，为单片机提供时钟信号。
电容C1、电阻R2和R1、按键KEY1构成单片机复位电路，高电平复位，当按键KEY1按下的时间超过2个机器周期以上时，单片机就执行复位操作。
EA 接高电平，单片机首先访问内部程序存储器。
J1为1KΩ的排阻，作为P0口的外部上拉电阻。
在硬件制作时为了方便单片机的测试和功能的扩展，把所有的I/O 口均通过排针引出。
EA/VP 31X119X218RESET 9RD 17WR 16INT012INT113T014T115P101P112P123P134P145P156P167P178P0039P0138P0237P0336P0435P0534P0633P0732P2021P2122P2223P2324P2425P2526P2627P2728PSEN29ALE/P 30TXD 11RXD 10U1P10P11P12P13P14P15P16P17P00P01P02P03P04P05P06P07P20P21P22P23P24P25P26P27123456789J11KY112M+5RXD TXDRD WRT0T1INT0INT1C322p FC422p FR28.2KC110u F+512J6CON2KEY1SW2R1100..3.2 人机界面电路设计..图3 按键控制电路按键控制电路如图3所示，用于控制逻辑分析仪的工作状态，如采样率改变、逻辑电平的调整等等，单片机通过检测按键对应的I/O 口是否为低电平来判断按键是否按键，为了防止干扰，应在单片机的按键检测程序中加入延时函数。
基于FPGA的简易逻辑分析仪的设计与仿真完整设计
目录摘要 (1)Abstract (2)前言 (3)第一章概述 (4)1.1 选题背景 (4)1.2 FPGA简介 (4)第二章设计方案 (6)2.1 设计任务和要求 (6)2.2 总体设计方案 (6)第三章系统子模块实现与仿真分析 (9)3.1 数字信号发生器实现与仿真 (9)3.1.1 数字信号发生器的软件流程图和组成框图 (9)3.1.2 带异步置位/复位的通用八位寄存器 (10)3.1.3 任意分频器 (11)3.1.4 循环移位寄存器 (12)3.1.5 数字信号发生器仿真 (13)3.2 触发电路实现与仿真 (14)3.3 存储器REGN的实现与仿真 (15)3.4 640分频器FREQ的实现与仿真 (16)3.5 存储器RAM的实现与仿真 (17)第四章系统顶层的实现与仿真 (20)4.1 系统顶层原理图 (20)4.2 系统顶层仿真图 (20)结论 (22)参考文献 (23)致谢 (24)附录 (25)逻辑分析仪是一种类似于示波器，用来分析测量数字系统的逻辑波形和逻辑关系的仪器设备。
在每个时钟到来，并且与预置的触发字逻辑状态相同时，将触发之后的数据进行储存、处理并输出显示到屏幕上。
本文采用FPGA开发器件设计一个8通道的简易逻辑分析仪，实现对输入的8路逻辑信号进行数据判断、数据存储、采集和处理，然后输出显示的功能。
其功能参数分别是采样率为100KHz，每通道存储深度为32bit。
本次设计使用FPGA（现场可编程逻辑门阵列）芯片和VHDL硬件描述语言作为主要设计方法实现8路简易逻辑分析仪。
本系统根据逻辑分析仪所要实现的各项功能分别编程设计了对应的功能模块，分别是触发模块，数据缓存模块，分频模块以及存储器模块，并分别进行了仿真验证，在此基础上，完成了系统电路的设计与仿真。
仿真结果表明，本次设计各模块都达到了所需要求，实现了各自的功能。
系统总体方案也得到了较理想的结果，本次设计方案是可行的，达到了设计要求。
简易逻辑分析仪
简易逻辑分析仪安阳⼯学院电⼦信息与电⽓⼯程学院《EDA技术》课程⼤作业题⽬：简易逻辑分析仪班级： 2011级电⼦信息⼯程⼀班评分标准：1、题⽬难易度。
10%2、设计和结论正确，分析清晰合理。
40%3、⼤作业报告阐述清晰，格式规范。
20%4、陈述清晰，回答问题正确。
30%⼤作业成绩总成绩=T+J*40%+(J+J*(X-1/N))*30%T为回答问题成绩，J为教师成绩，X为学⽣⾃评分值，N为⼩组⼈数简易逻辑分析仪1. 设计任务逻辑分析仪可以将数字系统中的脉冲信号、逻辑控制信号、总线数据甚⾄⽑刺脉冲都能同步⾼速的采集进该仪中的⾼速RAM中暂存，以备显⽰和分析。
我们所设计的简易逻辑分析仪是⼀个8通道的逻辑数据采集电路，它可以将输⼊到RAM中的计数结果通过输出线完整地按地址输出出来，其中CLK(时钟信号)，CLK_EN(时钟使能信号)，CLR(清零端)，WREN(写⼊允许控制)和DIN（7..0）（写⼊允许控制），OUTPUT(⼋位数据输出)。
预期可以将输⼊到简易逻辑分析仪中的数据可以完整的读取出来。
2.设计⽅案我们所设计的简易逻辑分析仪主要有三个功能模块构成：⼀个8位LMP_RAM0，存储1024个字节，有⼗根地址线；⼀个⼗位计数器LMP_COUNTER 和⼀个锁存器74244。
设计思路框图如下图⼀：图⼀设计思路框图3. ⽅案实施3.1、LPM计数器模块的设计⾸先打开⼀个原理图编辑窗，存盘取名为 eda1,然后建成⼯程，在进⼊本⼯程的原理图,单击Mega Wizard Plug-In Manger 管理器按钮，然后进⼊如图⼆所⽰的窗⼝,选择LPM-COUNTER模块，再选择CycloneⅢ和VHDL;⽂件名为CONT10B。
图⼆从原理图编辑窗进⼊LPM计数器编辑模块最终⽣成的计数器如图三所⽰：图三 LPM计数器模块LPM计数器模块的VHDL⽂件如下:LIBRARY ieee;USE ieee.std_logic_1164.all;LIBRARY lpm;USE lpm.all;ENTITY cnt10 ISPORT( aclr : IN STD_LOGIC ;clk_en : IN STD_LOGIC ;clock : IN STD_LOGIC ;q : OUT STD_LOGIC_VECTOR (9 DOWNTO 0)); END cnt10; ARCHITECTURE SYN OF cnt10 ISSIGNAL sub_wire0 : STD_LOGIC_VECTOR (9 DOWNTO 0);COMPONENT lpm_counterGENERIC (lpm_direction : STRING;lpm_port_updown : STRING;lpm_type : STRING;lpm_width : NATURAL);PORT (clk_en : IN STD_LOGIC ;aclr : IN STD_LOGIC ;clock : IN STD_LOGIC ;q : OUT STD_LOGIC_VECTOR (9 DOWNTO 0));END COMPONENT;BEGINq <= sub_wire0(9 DOWNTO 0);lpm_counter_component : lpm_counterGENERIC MAP (lpm_direction => "UP",lpm_port_updown => "PORT_UNUSED",lpm_type => "LPM_COUNTER",lpm_width => 10)PORT MAP (clk_en => clk_en,aclr => aclr,clock => clock,q => sub_wire0 );END SYN;3.2、LPM随机存储器模块的设计按照以上设计LPM计数器模块，再次打开Mega Wizard Plug-In Manger管理器按钮，然后进⼊如图3所⽰的窗⼝，选择RAM：1-PORT模块，再选择CycloneⅢ和VHDL，⽂件取名为RAM0。
简易逻辑分析仪
简易逻辑分析仪一、方案论证及选择1、系统总体框图如下：整个系统由信号发生器部分、信号调理部分、ARM软件控制部分以及输出显示部分组成。
2、数字信号发生器模块方案一：采用555定时器和可预置移位寄存器。
用两片74LS194A接成8位可预置循环移位寄存器，方波发生器提供一时钟信号给移位寄存器，预置数用8个按键接入（即循环序列），此方案简单可靠。
方案二：用PC 通过软件编程可以从并行口输出信号波形，不需要硬件电路，且设计灵活，但是不适合电子设计竞赛，并且PC体积大，携带不方便。
方案三：采用中规模FPGA，使用VHDL语言设计移位寄存器。
此方案可以实现精确定时产生信号，且信号频率可调，体积小, 但其显示电路占用资源多，这样设计出来的电路系统将大且复杂。
方案四：采用一片AT89C2051单片产生波形序列。
用单片机产生数字信号，设计简单，设置灵活，频率调节方便。
综合分析上述各方案，比较其优缺点，本系统有其固定的频率要求，故选用最简单的方案一。
3、门限电压分级部分方案一、采用单片机软件控制分级输出不同的电压值，给到比较器的反相端。
该方案简单、且输出电压精确。
方案二、用单片机产生一路PWM波，再经过两级RC低通滤波可得到直流电压，通过控制PWM波的占空比来改变电压值，达到分级效果。
该方案RC滤波得到的电压不稳定，且有纹波。
方案三、直流电源供5V电压，采用电阻、电位器进行一级一级的分压，以实现分级效果。
该方案电路复杂，且电位器调节比较难。
方案四、采用数字式电位器，由单片机结合相应的外围电路进行控制，以实现分压。
采用程控方式，得到的电压精确且稳定。
鉴于本系统软件程序较多，ARM内部仅两个DA，故选择方案四以避免使用单片机内部DA。
二、硬件部分单元电路1、数字信号发生器电路该部分采用了555定时器产生一定频率的时钟信号，通过改变滑动变阻器阻值可实现频率在一定范围内可变，定时器后接一个非门以增强后级驱动能力。
定时器产生的方波信号作为双向移位寄存器74LS194的输入时钟，利用74LS194的两个控制端（S0，S1）来产生八路可预置的循环移位逻辑信号序列。
简易逻辑分析仪设计报告
简易逻辑分析仪设计报告1.引言1.1 概述概述:简易逻辑分析仪是一种用于检测数字电路中逻辑信号的仪器，能够实时监测和分析数字电路中的信号波形和逻辑状态。
本设计报告将介绍一种基于FPGA的简易逻辑分析仪的设计方案，包括其设计原理、硬件设计和软件设计。
通过该设计，可以实现对数字电路中逻辑信号的实时观测和分析，为数字电路的调试和优化提供有力支持。
本报告将详细介绍该简易逻辑分析仪的设计过程和实现原理，以及展望未来在数字电路测试领域的应用前景。
1.2文章结构文章结构部分的内容应该是对整篇文章的结构进行简要概括，包括各个章节的主要内容和重点讨论的部分。
可以按照下面的内容编写：文章结构部分:本文主要包括三个部分，即引言、正文和结论。
在引言部分，将对简易逻辑分析仪的概述、文章结构和研究目的进行介绍。
正文部分包括设计原理、硬件设计和软件设计三个方面的内容，其中设计原理将解析简易逻辑分析仪的工作原理，硬件设计将详细介绍分析仪的硬件组成和设计要点，软件设计则会讨论分析仪的相关软件开发情况。
在结论部分，将对整个设计报告的结果进行总结、设计的优点进行分析，并对未来的发展进行展望。
整篇文章的结构清晰，内容充实，将全面展示简易逻辑分析仪的设计过程和成果。
1.3 目的本报告的目的是设计一种简易逻辑分析仪，用于对数字逻辑电路进行分析和测试。
通过该逻辑分析仪，可以实现对逻辑电路中信号的捕获、显示和分析，从而帮助工程师和技术人员更好地理解和调试数字电路。
同时，设计该逻辑分析仪旨在提高测试效率、降低成本，并且具有一定的实用性和推广性。
基于以上目的，本报告将从设计原理、硬件设计和软件设计三个方面展开介绍和分析。
2.正文2.1 设计原理设计原理部分的内容应该包括对逻辑分析仪的工作原理进行详细介绍。
这包括逻辑分析仪的基本功能和原理，例如数据采集、信号分析和显示等。
此外，还应该介绍如何通过逻辑分析仪实现对数字信号的采集、存储和分析，以及逻辑分析仪的工作流程和主要原理。
基于单片机的简易逻辑分析仪
基于单片机的简易逻辑分析仪作者：李少雄宋超俊刘博张帅刘艺来源：《科学导报·学术》2020年第32期摘要：信息时代是数字化的时代，数字技术的高速发展，出现了以高性能计算机为核心的数字通信、数字测量的数字系统。
在研究这些数字系统产品的应用性能的同时也必须研究在设计、生产和维修他们的过程中，如何验证数字电路设计的合理性、如何协调硬件及其驱动应用软件的工作、如何测量其技术指标以及如何评价其性能。
逻辑分析仪的出现，为解决这些问题提供了可能。
关键词：单片机;简易逻辑分析仪1. 系统的特点逻辑分析仪也称逻辑示波器，它是用来分析数字系统逻辑关系的一种仪器。
逻辑分析仪的主要作用有二个：一是用于观察的形式显示出数字系统的运行情况，相当于扩展了人们的视野，起一个逻辑显示器的作用;二是对系统运行进行分析和故障诊断。
一般的逻辑分析仪是由数据获取和数据显示两大部分组成的。
前者捕获并存储所要观察分析的数据，后者用多种形式显示这些数据。
在这里，关键是触发.它的作用是在被分析的数据流中按索特定的数据字。
一旦发现这个数据字，便产生触发信号去控制和存储有效数据。
因此，它决定了观察的数据窗口在数据流中的位置。
2.系统的功能本系统实现的功能是：（1）能产生8路可预置的循环移位逻辑信号序列，输出信号为TTL电平，序列时钟频率为100Hz，并能够重复输出。
（2）单次触发采集存储显示，单次触发方式是指在满足触发条件后，能对被测信号进行一次采集、存储。
之后输出通过DAC转化为模拟电压后输出，在示波器上显示出8路信号，并能显示触发位置。
（3）任意两通道三级触发存储显示，由键盘输入8路中任意2通道的通道号及3级触发字，当指定通道的触发字连续依次满足时，能对被测信号进行一次采集，存储，送DAC后输出显示。
同时在屏幕上标记出3级触发字的位置。
（4）显示触发字的位置，可以在模拟示波器显示屏上对触发字进行标记。
（5）显示可以移动的光标，可以通过键盘的加、减控制光标在水平方向的坐标。
(免费)简易逻辑分析仪的设计
1.系统方案各模块方案论证
Q0 跳接线
8位 数字 信号 发生 器
Q1
RAM
Q7
. . .
. . .
. 输入 . 电路 .
8位
控制电路
逻辑 状态 与 波形 显示
微控制器系统
图1
系统结构框图
1.1 八路数字信号发生器方案选择及论证
• 方案一：采用555定时器和可预置移位寄存器 74LS194； • 方案二：采用EPROM固化波形输出； • 方案三：使用单片机的定时器作为信号发生器；
简易逻辑分析仪的设计
Logic Analyzer 信息与通信工程学院 电子094班
基本要求 （1）制作数字信号发生器 能产生8路可预置的循环移位逻辑信号序列，输出信号为TTL 电平，序列时钟频率为100Hz，并能够重复输出。 （2）制作简易逻辑分析仪 a．具有采集8路逻辑信号的功能，并可设置单级触发字。信 号采集的触发条件为各路被测信号电平与触发字所设定的逻 辑状态相同。在满足触发条件时，能对被测信号进行一次采 集、存储。 b．能利用模拟示波器清晰稳定地显示所采集到的8路信号波 形，并显示触发点位置。 c．8位输入电路的输入阻抗大于50kΩ ，其逻辑信号门限电 压可在0.25~4V范围内按16级变化，以适应各种输入信号的 逻辑电平。 d．每通道的存储深度为20bit。
• 方案四：采用中规模复杂可编程门阵列FPGA， 使用Verilog/VHDL语言设计移位寄存器。
种族主义是 1.2 主控方案选择及论证 希魔的大作《我的奋斗》核心。
• 方案一：采用多片微控制器（MCU）作为 系统控制核心 ；
• 方案二：采用FPGA（搭载IP核构建SOPC系 统）作为系统控制核心 ； • 方案三：采用微控制器（MCU）与FPGA相 结合的方式。
简易逻辑分析仪
简易逻辑分析仪本设计采用单片机（89C51）和可编程逻辑器件作为系统的控制核心。
设计采用了模块化的设计思想，包括数字信号发生器、采样保持电路、逻辑信号门限电压比较、信号采集与存储、示波器X-Y通道控制、触发点与时间标志线控制、D/A转换、液晶显示、控制面板等功能模块。
数字信号发生器由单片机读取8个外部开关状态，经循环移位输出。
单片机检测8通道输入，在满足触发条件时，进行一次采样和存储，输入经采样保持器LF398，既可以满足对8路信号的A/D转换为同一时刻的数据，又可以提高输入阻抗。
CPLD一方面控制存储器里的数据输出，经DAC0800转换为模拟电压后作为示波器的Y通道输入；另一方面由CPLD产生8位的循环递增数字信号，经DAC0800转换为模拟电压后，其电压波形为锯齿波，将它作为示波器的X通道输入。
存储器采用双口RAM（IDT7132），这样可较简单的实现单片机与CPLD之间的通信。
整个系统较好的实现了题目的要求，达到了较高的性能指标。
一、设计思路与论证1、数字信号发生器模块方案一：采用74LS199产生8路数字信号。
74LS199是具有串行/并行输入及并行/串行输出的8位移位寄存器。
但此方案控制复杂，且需频率为100Hz的时钟，不易采用。
方案二：采用单片机编程实现序列信号发生器。
通过8路拨段开关来设定要产生的序列信号，单片机读取这8路信号，经过处理，产生循环移位序列，且单片机定时精确。
此方案简单可行。
故我们采用了方案二。
2、 8位输入、触发电路方案一：采用8片模数转换器同时对8路信号进行采集，然后将采集到的数据用单片机与转换成数字量的逻辑门限电压进行比较以决定其逻辑。
但需要的AD芯片较多，不宜采用。
方案二：将8路输入信号先用采样保持器LF398进行保持，以保证A/D转换的8路数据为同一时刻的数据，然后使用8通道A/D转换器ADC0809顺序采集保持在LF398中的数据，并用单片机判断其逻辑。
逻辑门限电压由键盘输入给单片机，实现题目要求的16级门限变化。
由普通示波器扩展实现简易逻辑分析仪
由普通示波器扩展实现简易逻辑分析仪由普通示波器扩展实现简易逻辑分析仪一、逻辑分析仪的介绍逻辑分析仪（Logic Analyzer）是数据域测试最典型的先进仪器，它能较好地满足数据域测试的各种要求。
逻辑分析仪1973年问世，虽然生产的时间不太长，但是得到了蓬勃的发展。
它不但产量和销售额都增长很快，而且在品种、性能和功能方面也都得到迅速的发展和提高。
逻辑分析仪一方面是分析数字系统和计算机软、硬件最有力的工具，另一方面它本身又与微机紧密结合起来，产生了多种智能逻辑分析仪和个人仪器型的逻辑分析仪插件。
有些逻辑分析仪还与计算机开发系统、仿真器、数字电压表和示波器等结合起来，构成完善的仪器系统。
二、方案的提出但是逻辑分析仪是一种高端的先进仪器，成本较高，要广泛普及的话投资较大，这使得许多人不能利用逻辑分析仪的先进功能，不得不说是一种遗憾。
而在数字电路的调试过程中，往往要测量多路信号的波形，分析它们的逻辑关系。
如果采用普通示波器，智能测量两路波形，需要两两相测，再进行分析才能得出多路波形之间的逻辑关系，非常麻烦。
因此设想能不能通过利用实验室广泛已有的示波器，外加一些扩展电路来实现简易逻辑分析仪的基本功能。
三．方案设计对于这个问题我们设计了一种基于示波器进行显示，用外加的部分电路实现逻辑分析仪的数据获取、数据存储功能的方案。
系统结构框图：要实现的主要功能：1.可以同时显示4路逻辑信号波形，根据需要也可以扩展为8路；2.具有多种采样频率3.采样起点可以控制，可以分段测量被测信号；4.输出起点可以控制；5.能同时存储4路逻辑信号采样值，每路的存储容量为1KB，可根据需要扩展。
拓展的硬件电路部分：硬件电路部分采用了单片机SST89E54，之所以选择它是因为其内部包含有16KB的Flash程序存储器和256字节的辅助RAM，所以不需要外接程序存储器和数据存储器，可以使电路结构简单。
被测信号经过整形等处理后由89E54的P1.0~P3.0口输入，经过采样后存储到内部数据存储器中，P1.4~P1.7口为采样数据输出口，输出信号送到多踪显示电路，为了使示波器能够稳定地显示被测信号，必须由控制系统提供与被测信号同步触发信号，同步信号的起点和采样的起点同步，同步信号由P3.0口输出，P3.1~P3.4口作为采样起点或输出起点控制信号的输入端，P3.5,P3.6作为采样频率控制输入端，用户可以根据被测信号频率的高低选择相应的采样频率，启动信号由P3.7口输入。
简易逻辑分析仪
一、易逻辑分析仪系统设计方案本系统由3个AT89S52单片机小系统组成，系统方框图如图 5.7.2所示。
一片AT89S52单片机小系统A产生8路可预置的循环移位逻辑信号序列；一片A T89S52单片机小系统B实现人机交互；另一片A T89S52单片机小系统C用于触发并显示信号。
采用双口RAM，具有分页显示、可移动时间标志线、可设定触发位、连续间断触发触发方式多样等功能。
图5.7.1 8路数字信号发生器与简易逻辑分析仪结构框图图5.7.2 简易逻辑分析仪系统方框图AT89S52单片机小系统A——根据预置的循环移位元逻辑信号序列（通过8路开关设置），循环移位元逻辑输出这个序列，时钟频率为100Hz，同时把这个时钟信号输出给系统C作为信号采样时钟。
AT89S52单片机小系统B——控制一块64*128的点阵液晶，接收键盘输入。
菜单功能详细且操作方便，可设置该逻辑分析仪的工作方式。
工作方式按一定的格式写入双口RAM，将被系统C读取。
同时把用户设置的门限电平值进行D/A转换，与循环移位元逻辑输入信号相比较。
工作方式设置完毕后，可从双口RAM读时间标志线所对应时刻的8路输入信号的逻辑状态，并在液晶屏上显示。
AT89S52单片机小系统C——根据单片机A送来的100Hz信号采样时钟对比较器输出的信号序列进行采样，读取双口RAM的工作方式设置，判断触发点，向双口RAM 写时钟RAM写时钟标志线对应时刻的输入信号逻辑状态。
一、电路数字信号发生器电路设计通过8路开关设置循环移位元逻辑信号序列，输入AT89S52单片机小系统A的PI口，由89S52内部定时器在P3.7产生100HZ的时钟信号,在P3.2输出预置波形,通过移位寄存器74HC164产生8路循环移位序列信号。
8路循环移位序列信号产生电路[4]如图5.7.3所示。
移位寄存器74HC164的内部结构如图5.7.4所示。
74HC164 引脚端功能表如表5.7.1所列。
简易逻辑分析仪作品解析PPT课件
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二、逻辑分析仪的基本组成及工作过程
逻辑分析仪用于观测触发数据或事件前后特定数据序列，因此触发
识别电路在长长的数据流中去寻找特定的（置入的）触发字或触发事
件，一旦找到就产生触发信号 并送去控制数据的存贮和显示。 触发信号也可以由外部输入， 在触发信号作用下存贮器存贮 数据，因存贮器容量有限，按
d．每通道的存储深度为20bit。
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二、要求 2、发挥部分
（1）能在示波器上显示可移动的时间标志线，并采用LED或 其它方式显示时间标志线所对应时刻的8路输入信号逻辑状态。
（2）简易逻辑分析仪应具备3级逻辑状态分析触发功能，即当 连续依次捕捉到设定的3个触发字时，开始对被测信号进行一次 采集、存储与显示，并显示触发点位置。3级触发字可任意设定 （例如：在8路信号中指定连续依次捕捉到两路信号11、01、00 作为三级触发状态字）。
逻辑分析仪根据显示方式和定时方式的类别基本可分为两 大类：逻辑状态分析仪（Logic State Analyzer，即LSA），逻 辑定时分析仪（Logic Timing Analyzer,即LTA），但两类分析 仪的基本结构是相似的，目前多数逻辑分析仪兼有状态分析和 定时分析两种功能。
逻辑分析仪不但能分析数字系统、计算机软件和硬件，而且 能与计算机结合构成多种智能逻辑分析仪和个人仪器型的逻辑 分析仪插件，某些逻辑分析仪还能与计算机开发系统、仿真器、 数字化电压表、示波器等结合构成完善的仪器系统。
方案三：采用单片机+FPGA方式。即用单片机作为主处理 器，完成人机界面、系统控制和触发控制。用FPGA作为协处 理器，完成8路TTL数据的采集与普通模拟示波器的显示控制。 这种方案兼顾了上述两种方案的优点，可以在硬、软件的结合 上，使设计达到整体优化的效果。
SaleaeLogic16便携式 逻辑分析使用说明文档
选择I2C，如下图所示:
点 Save，如下图所示:
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用户可以根据需要,选择修不修改通道的名称，需要修改点 Rename，不修改 点 Don’t Rename。例如，点 Rename，如下图所示:
如果用户修改了通道的名称，想要恢复初始状态，点击对应通道的后面的小 按钮，选择 Reset-->channel names
道“与逻辑”的关系进行触发选择,方便、实用 8、 软件支持多种采集频率和采集深度，可根据实际应用需求自由结合 9、 还支持模拟输出功能，可以对软件本身支持的协议格式进行模拟演试输出
第 2 页，共 14 页
软件安装及实用
软件是绿色软件，可以解压到任意目录,但需安装 USB 驱动，注意安装时 不要插上设备
用户如果在正常使用saleaelogic16时先关闭软件则com指示灯蓝色仍然慢闪重新打开软件即可继续使用需要特别说明的是用户如果在正常使用saleaelogic16时先关闭软件com指示灯蓝色仍然慢闪重新打开软件不能正常使用请检查windows的任务管理器中的应用程序及进程中是否有二个或多个软件在运行如果有多个在运行在对应的位置点击结束任务或结束进程再重新打开软件即可如果仍不能正常使用请尝试重启电脑通道选择saleae16采用资源动态复用3个通道最高采样率100m6个通道最高采样率50m9个通道最高采样率32m16个通道最高采样率16m
第三步
进入对应操作系统的目录 例如: SaleaeLogic_1.1.16C(32bit)\SaleaeLLC，进入 Drivers 目录运行 setup32.bat（32 位）或者 setup64.bat（64 位）,驱动即安装完毕，不要运行 setup32.exe 或者 setup64.exe
16860A 便携式逻辑分析仪产品资料
是德科技Keysight 16860A 系列便携式逻辑分析仪技术资料序言型号16861A 16862A 16863A 16864A 通道数3468102136最高定时采样速率2.5 GHz 全通道/5.0 GHz 半通道四分之一通道定时采样率—10 GHz（选件 T10）—10 GHz（选件 T10）最大状态时钟速率350 MHz 标配，700 MHz （选件 700）最大状态数据速率700 Mb/s 标配，1400 Mb/s （选件 700）定时缩放256 K 深度时为 12.5 GHz存储器深度 2 Mb 标配，可选 4 Mb 、8 Mb 、16 Mb 、32 Mb 、64 Mb 、128 Mb （采用半通道定时为 2 倍，采用四分之一通道定时为 4 倍）探头/信号兼容性U4200A 系列单端直接连接探头，90 针单端和差分探头Keysight 16860A 系列是业内最高性能的便携式逻辑分析仪 — 为您开启测量新视野，让您可以从容应对最棘手的数字调试挑战。
–利用深存储器提供高速状态和定时触发 — 在最高分辨率下捕获最多系统活动（高达 128 Mb ），准确识别问题的根本原因和时间间隔很宽的征兆。
–信号完整性 — 利用所有通道同时进行眼图扫描快速确定问题信号。
–探测和应用支持 — 根据您的特定需求，利用全套探测选件和特定应用软件量身定制系统。
–购买您当前需要的测量能力，还可以在以后根据需求变化进行升级。
随着定时和电压裕量的持续压缩，信号完整性成为设计验证过程中一项越来越关键的要求。
利用眼图扫描，您可以在各种工作条件下，在几分钟内采集到设计中所有总线的信号完整性信息。
为进行更深入的调查，可以借助示波器快速确定有问题的信号。
可以观看信号或总线组合显示的结果，或单独观看每个信号或总线的结果。
图 1. 眼图扫描可以自动设置采样位置，进行精确的状态捕获；还可以提供每个输入信号的信号完整性视图，无需使用示波器。
简易逻辑分析仪的设计与制作
目录前言 (2)第1章绪论 (3)第1.1节逻辑分析仪在数字科技中的地位 (3)第1.2节逻辑分析仪的发展状况 (5)第2章系统分析 (6)第2.1节逻辑分析仪的组成及工作原理 (6)第2.2节系统方案的选择与论证 (7)第2.3节系统总体方案框图 (9)第3章系统硬件设计 (11)第3.1节 CPU的选择与应用 (11)第3.2节数字信号发生器模块的实现 (15)第3.3节主控系统模块的电路设计与实现 (16)第3.4节功能实现模块 (18)第3.5节 D/A转换电路 (19)第3.6节硬件的抗干扰措施 (19)第4章系统软件设计 (20)第4.1节软件主CPU流程图 (20)第4.2节软件从CPU程序流程图 (21)第4.3节中断服务子程序流程图 (22)第4.4节掉电保护流程图 (23)第5章系统测试 (25)第5.1节测试仪器 (25)第5.2节测试方法 (25)第5.3节误差分析 (25)结论 (26)参考文献 (26)致谢 (27)附录：部分源程序 (28)【摘要】：逻辑分析仪是一种新型的数字测试仪器。
它应用于微机等数字系统的软件、硬件调试，故障检查，性能分析等过程中。
本设计采用AT89C51单片机控制8路逻辑信号电平采集的简易逻辑分析仪设计。
采用AT89C2051控制系统实现一个数字信号发生器可预置8路信号工作, 采集电路以5Kbit 每秒的速率同时对8路逻辑信号进行采样。
逻辑信号门限电压通过键盘任意设定，信号采集的触发等级、触发条件、触发位置由键盘设定。
【关键词】：逻辑分析仪；AT89C51；AT89C2051；数字信号发生器[Abstract]: Logic analyzer is a new-style digital testing instrument. It is used in the test of software and hardware of digital system, such as micro-computer, fault-checked, analyzing-performance.This paper introduces the design of the simple logic analyzer which acquisition of 8 routes signal level is controlled through AT89C51 single chip. The control system through AT89C2051 to realize a digital waveform generator scheduled 8 routes signal.5Kbit/s real-time sample rate of the acquisition circuit is faced to the 8 routes logic signal in the meantime. Threshold voltage of logic signal is set arbitrarily by keyboard, trigger rank, trigger condition and trigger location are set by keyboard.[Key words]: logic analyzer；AT89C51; AT89C2051; digital waveform generators前言信息时代是数字化的时代，数字技术的高速发展，出现了以高性能计算机为核心的数字通信、数字测量的数字系统。
简单逻辑分析仪的设计
摘要逻辑分析仪是一种新型的数字测试仪器。
它应用于微机等数字系统的软件、硬件调试，故障检查，性能分析等过程中。
它可以监测硬件电路工作时的逻辑电平，并加以存储，用图形的方式直观地表达出来，便于用户检测，分析电路设计中的错误。
在数字电路调试中，往往要测试多路信号波形，分析其逻辑关系。
普通示波器最多只能测试两路信号波形，而逻辑分析仪价格较高，我们设计的简易逻辑分析仪造价低、性能高，具有一定的推广价值。
本系统采用单片机和CPLD结合的方式。
用CPLD制作信号发生和采集装置，产生8路信号及数据采集。
信号发生器的序列时钟频率可高于100HZ 。
系统触发方式具有单级触发字和三级逻辑状态分析触发功能。
其中触发字可以通过键盘任意设定，触发位置可调。
此逻辑分析仪能够在示波器上清晰稳定地显示所采集到的8路信号波形和时间标志线，并显示触发点的位置。
单片机输出可在上位机上显示，能同时看到八路信号的波形和同一时刻不同信号的逻辑状态。
系统利用单片机来完成人机界面控制，信号触发、分析、处理与变换。
8位输入电路的输入阻抗大于50kΩ,门限电压16级可调。
每通道的存储深度可达到32bit。
单片机与CPLD的结合简化了外围硬件电路的设计，增加了系统的稳定性和可靠性。
关键字单片机；CPLD；逻辑分析仪；示波器；信号发生器AbstractThe logical analyzer is one kind of new numeral measuring instrument. It applies in number system and so on the microcomputer softwares, the hardware debugging, the malfunction finding, processes and so on in performance analysis. It may monitor the hardware electric circuit to work the time logical level, and saves, expressesintuitively with the graph way, is advantageous for the user examination, analyzes in the circuit design the mistake. In the digital circuit debugging, often must test themulti-channel waveform, analyzes its logical relations. The ordinary oscilloscope are most only can test two group waveforms, but the logical analyzer price is high, we design the simple logical analyzer construction cost low, the performance is high, has certain promoted value. This system uses the monolithic integrated circuit and the CPLD union way.Manufactures the signal with CPLD to occur with the gathering installment, produces 8 groups signals and the data acquisitions. The signal generating device sequence clock frequency may be higher than 100HZ.The system triggering way has the single stage triggering character and three level of logic state analysis triggering function. Triggering character may establish willfully through the keyboard, triggers the position adjustable.This logical analyzer can on the oscilloscope stably demonstrate clearly gathers 8 group waveforms and the time scribe mark, and demonstrate the trigger point the position. The monolithic integrated circuit outputs may demonstratein on position machine that, can simultaneously see the Chinese red army soldier signal the profile and the identical time different signal logical condition. The system completes the man-machine contact surface control using the monolithic integrated circuit, signal triggering, the analysis, processing and the transformation. 8 inputcircuit input impedance is bigger than 50kΩ, threshold voltage 16 levels adjustable. Each channel memory depth may achieve 32bit.The monolithic integrated circuit and the CPLD union simplified the periphery hardware electric circuit design, increased the system stability and the reliability.Keywords Single-chip Microcomputer CPLD；Logical analyzer； Oscillograph； Signal generator目录摘要 - - - - - - - - - - - - - - - - - - - - - - - - - - -ⅠAbstract - - - - - - - - - - - - - - - - - - - - - - - - - - -Ⅱ第1章绪论 - - - - - - - - - - - - - - - - - - - - - - - - - 2第2章总体方案设计 - - - - - - - - - - - - - - - - - - - - - - 32.1 方案比较与选择 - - - - - - - - - - - - - - - - - -- - --32.2 系统设计方案 - - - - - - - - - - - - - - - - - - -- - --3第3章电路分析与设计- - - - - - - - - - - - - - - - - - - -53.1 信号发生器 - - - - - - - - - - - - - - - - - - - -- - --53.2 输入电路- - - - - - - - - - - - - - - - - - - - - - - - 63.3 采集与存储电路- - - - - - - - - - - - - - - - - - - - - 73.4 显示控制电路- - - - - - - - - - - - - - - - - - - -- - - 73.5 利用示波器显示- - - - - - - - - - - - - - - - - - -- - -93.6 电源 - - - - - - - - - - - - - - - - - - - - - -- - -103.7 示波器显示的方法- - - - - - - - - - - - - - - - -- -11第4章软件设计- - - - - - - - - - - - - - - - - - - - - - - - -13第5章系统测试分析- - - - - - - - - - - - - - - - - - -- - -155.1 测试仪器- - - - - - - - - - - - - - - - - - - - - - - - -155.2 调试方法和过程- - - - - - - - - - - - - - - - - - - - - -15结论- - - - - - - - - - - - - - - - - - - - - - - - - -- - -18致谢 - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - 19参考文献- - - - - - - - - - - - - - - - - - - - - - - - - - - - -20简易逻辑分析仪的设计第1章绪论在工作中只要有数字逻辑信号，就能有机会使逻辑分析仪电子化。
基于FPGA简易逻辑分析仪的设计与实现
ｘ信 号 由 １ ０位 串行 输 入 的 Ｄ Ａ 转 换 芯 片 ／
Ｔ Ｃ ６ ５产 生 。通过控 制模 块控 制 Ｔ Ｃ ６ ５产 生 Ｌ５１ Ｌ５ １ 锯齿 波 ， 以提供 波形 显 示 所 需要 的周 期 性 扫 描 信
号， 同时 利用 Ｆ Ｇ Ｐ Ａ的并 行能力 ， 输 出扫描 信 号 在
频 率设 计为 １２ ８８ ｚ ．２ ＭＨ 。
在 实 际应 用 中 ， 需要 采样 不 同频率 的信 号 ， 因 此 设计 了 １ 不 同 的采 样 频 率 （ ２ 。采 样 频 ６种 表 ）
率 可 以通 过按 键进 行选 择 。 表２ １ ６种采 集频 率表
３ ２ 合 成 Ｙ信 号 ．
显示 出对 应 的逻辑 值 。时钟频 率扫 描速 度足 够快 时， 由于 人 眼的视 觉暂 留现象 ， 在示 波器 上可 显示
参 考 文 献
［ ］ 王建 国 ， 新新 ． 于 Ｆ Ｇ 的简 易逻辑 分析 仪 的 １ 汪 基 ＰＡ
设计 ［ ］ 微 计 算 机 信 息 ，０ ８ ２ （８ ：１ ２ ６ Ｊ． ２０ ，４ ２ ）２ ４— １． ［ ］ 王 景 存 ， 炳 生 ， 国法 ． Ｆ Ｇ 实 现 数 字 逻 辑 分 ２ 李 赫 用 ＰＡ 析 仪 设 计 ［ ］ 武 汉 科 技 大 学 学 报 ，０ ０ ２ ３ ， Ｊ。 ２０ ，４（ ）
题， 以便 实验 室 应 用 ， 时采 用 纯 硬 件设 计 ， 而 同 因
逻辑分 析仪 硬 件 系统 （ ２ 由 ５部 分 构 成 ： 图 ）
电平 输入 接 Ｉ 、 键 、 ／ ＝按 １ Ｄ Ａ转 换 器 、 码显 示 电路 数 和 ＦＧ Ｐ Ａ最小 系 统 。其 中 Ｄ Ａ转换 器 为两 路 ， ／ 用
简易逻辑分析仪设计
简易逻辑分析仪设计
一、实验目的
进一步熟悉QuartusII及LPM-RAM宏模块与FPGA硬件资源的使用方法。
二、实验设备
计算机、和软件QuartusII
三、试验内容
设计一个8通道深度为1024的简易逻辑分析仪
四、试验原理
打开QuartusII软件，在连接试验电路之前调入LPM-RAM-DQ宏模块，PLM-COUNER模块和74244芯片，再连接电路图，试验原理设计图如下：
图1-1逻辑数据采样电路顶层设计
五、实验结果
试验结果图如下：
图1-2综合后的RTL
图1-3仿真波形图
六、试验小节
本次试验成功的关键是要做好每一个步骤，并且确保每一个步骤的正确性，要求我们有耐心和细心。
学会查找错误，改正错误。
这么多次试验后，我感觉做起试验已经不怎么费劲了，好像找到了运用QuartusII技巧了，不过有时候还是会犯一些小错误。
不
过谁能无过呢？我有信心学好QuartusII，做好实验！。
基于FPGA的简易逻辑分析仪
基于FPGA 的简易逻辑分析仪左 超1,周金刚2,崔长生1(1.华中科技大学电子系,湖北省武汉市430074;2.华中科技大学电气学院,湖北省武汉市430074)摘 要:在嵌入式开发调试中,逻辑分析仪可以很好地辅助开发人员进行断点、触发和跟踪等调试。
本设计应用FPG A (现场可编程门阵列)芯片和Veril og 硬件描述语言设计8位简易逻辑分析仪,在模拟示波器上显示可移动的时间标志线,并采用LE D (发光二极管)显示时间标志线所对应时刻的8路输入信号逻辑状态。
系统以FPG A 为控制核心,实现了FPG A 与单片机的双工串行通信、触发控制、数据采集存储和示波器显示等功能。
系统工作稳定可靠,测量结果准确无误。
关键词:FPG A;逻辑分析仪;分时复用中图分类号:T M930.9收稿日期:2008207210;修回日期:2008209216。
0 引 言逻辑分析仪是一种类似于示波器的波形测试设备,可以监测硬件电路工作时的逻辑电平(高或低),并加以存储,用图形方式直观地表达出来,便于用户检测、分析电路设计(硬件设计和软件设计)中的错误,逻辑分析仪是设计中不可缺少的设备,通过它可迅速地定位错误,解决问题,达到事半功倍的效果。
1 方案论证与设计1.1 处理器的选择方案1:采用MCS 251单片机作为系统核心,要求单片机除了完成基本的控制和分析处理外,还要完成8路TT L 数据的采集、存储和示波器的显示控制。
虽然单片机具有灵活的控制方式,但受到工作速率的影响,可能会使示波器显示屏幕抖动或者出现明显的回扫线,从而难以达到较好的系统稳定性。
方案2:采用FPG A (现场可编程门阵列)作为控制核心,即用FPG A 完成信号采集、数据存储、触发控制与示波器的显示控制,控制部分以及人机交互同样利用FPG A 来实现。
但是,FPG A 系统逻辑复杂,易引入不稳定因素。
方案3:采用FPG A 作为逻辑判断核心、MCS 251单片机辅助控制的方式。
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安阳工学院电子信息与电气工程学院《EDA技术》课程大作业题目：简易逻辑分析仪班级： 2011级电子信息工程一班评分标准：1、题目难易度。
10%2、设计和结论正确，分析清晰合理。
40%3、大作业报告阐述清晰，格式规范。
20%4、陈述清晰，回答问题正确。
30%大作业成绩总成绩=T+J*40%+(J+J*(X-1/N))*30%T为回答问题成绩，J为教师成绩，X为学生自评分值，N为小组人数简易逻辑分析仪1. 设计任务逻辑分析仪可以将数字系统中的脉冲信号、逻辑控制信号、总线数据甚至毛刺脉冲都能同步高速的采集进该仪中的高速RAM中暂存，以备显示和分析。
我们所设计的简易逻辑分析仪是一个8通道的逻辑数据采集电路，它可以将输入到RAM中的计数结果通过输出线完整地按地址输出出来，其中CLK(时钟信号)，CLK_EN(时钟使能信号)，CLR(清零端)，WREN(写入允许控制)和DIN（7..0）（写入允许控制），OUTPUT(八位数据输出)。
预期可以将输入到简易逻辑分析仪中的数据可以完整的读取出来。
2.设计方案我们所设计的简易逻辑分析仪主要有三个功能模块构成：一个8位LMP_RAM0，存储1024个字节，有十根地址线；一个十位计数器LMP_COUNTER和一个锁存器74244。
设计思路框图如下图一：图一设计思路框图3. 方案实施3.1、LPM计数器模块的设计首先打开一个原理图编辑窗，存盘取名为 eda1,然后建成工程，在进入本工程的原理图,单击Mega Wizard Plug-In Manger 管理器按钮，然后进入如图二所示的窗口,选择LPM-COUNTER模块，再选择CycloneⅢ和VHDL;文件名为CONT10B。
图二从原理图编辑窗进入LPM计数器编辑模块最终生成的计数器如图三所示：图三 LPM计数器模块LPM计数器模块的VHDL文件如下:LIBRARY ieee;USE ieee.std_logic_1164.all;LIBRARY lpm;USE lpm.all;ENTITY cnt10 ISPORT( aclr : IN STD_LOGIC ;clk_en : IN STD_LOGIC ;clock : IN STD_LOGIC ;q : OUT STD_LOGIC_VECTOR (9 DOWNTO 0)); END cnt10;ARCHITECTURE SYN OF cnt10 ISSIGNAL sub_wire0 : STD_LOGIC_VECTOR (9 DOWNTO 0);COMPONENT lpm_counterGENERIC (lpm_direction : STRING;lpm_port_updown : STRING;lpm_type : STRING;lpm_width : NATURAL);PORT (clk_en : IN STD_LOGIC ;aclr : IN STD_LOGIC ;clock : IN STD_LOGIC ;q : OUT STD_LOGIC_VECTOR (9 DOWNTO 0));END COMPONENT;BEGINq <= sub_wire0(9 DOWNTO 0);lpm_counter_component : lpm_counterGENERIC MAP (lpm_direction => "UP",lpm_port_updown => "PORT_UNUSED",lpm_type => "LPM_COUNTER",lpm_width => 10)PORT MAP (clk_en => clk_en,aclr => aclr,clock => clock,q => sub_wire0 );END SYN;3.2、LPM随机存储器模块的设计按照以上设计LPM计数器模块，再次打开Mega Wizard Plug-In Manger管理器按钮，然后进入如图3所示的窗口，选择RAM：1-PORT模块，再选择CycloneⅢ和VHDL，文件取名为RAM0。
然后按照设计要求选择合适的参数制定本次设计所需要的模块，在设计本模块时，由于不需要输出RAM之前内部的数据，只是读出当前输入的数据，所以我们没有向里面加载数据，使他为空如图三所示。
端口读写选择为:new data，如图四所示。
图四 RAM的编辑模块最终生成的RAM如图五所示：图五：RAM模块LPM计数器模块的VHDL文件如下:LIBRARY ieee;USE ieee.std_logic_1164.all;LIBRARY altera_mf;USE altera_mf.all;ENTITY ram ISPORT(address : IN STD_LOGIC_VECTOR (9 DOWNTO 0);data : IN STD_LOGIC_VECTOR (7 DOWNTO 0);inclock : IN STD_LOGIC ;inclocken : IN STD_LOGIC ;wren : IN STD_LOGIC ;q : OUT STD_LOGIC_VECTOR (7 DOWNTO 0) );END ram;ARCHITECTURE SYN OF ram ISSIGNAL sub_wire0 : STD_LOGIC_VECTOR (7 DOWNTO 0);COMPONENT altsyncramGENERIC (clock_enable_input_a : STRING;clock_enable_output_a : STRING;intended_device_family : STRING;lpm_hint : STRING;lpm_type : STRING;numwords_a : NATURAL;operation_mode : STRING;outdata_aclr_a : STRING;outdata_reg_a : STRING;power_up_uninitialized : STRING;ram_block_type : STRING;read_during_write_mode_port_a : STRING;widthad_a : NATURAL;width_a : NATURAL;width_byteena_a : NATURAL);PORT (clocken0 : IN STD_LOGIC ;wren_a : IN STD_LOGIC ;clock0 : IN STD_LOGIC ;address_a : IN STD_LOGIC_VECTOR (9 DOWNTO 0);q_a : OUT STD_LOGIC_VECTOR (7 DOWNTO 0);data_a : IN STD_LOGIC_VECTOR (7 DOWNTO 0) );END COMPONENT;BEGINq <= sub_wire0(7 DOWNTO 0);altsyncram_component : altsyncramGENERIC MAP (clock_enable_input_a => "NORMAL",clock_enable_output_a => "BYPASS",intended_device_family => "Cyclone III",lpm_hint => "ENABLE_RUNTIME_MOD=NO",lpm_type => "altsyncram",numwords_a => 1024,operation_mode => "SINGLE_PORT",outdata_aclr_a => "NONE",outdata_reg_a => "UNREGISTERED",power_up_uninitialized => "FALSE",ram_block_type => "M9K",read_during_write_mode_port_a => "NEW_DATA_NO_NBE_READ",widthad_a => 10,width_a => 8,width_byteena_a => 1)PORT MAP (clocken0 => inclocken,wren_a => wren,clock0 => inclock,address_a => address,data_a => data,q_a => sub_wire0);END SYN;3.3 、简易分析仪电路顶层文件的设计按照实验要求连接好电路,如图六所示.主要有三个模块构成:一个LPM_RAM,一个10位计数器LPM_COUNTER和一个锁存器74244.RAM0是一个八位的RAM,存储1024字节,有10根地址线address[9..0],它得date[7..0]和q[7..0]分别是八位数据输入和输出总线;wren是写入允许控制,高电平有效;inclock是数据输入锁存时钟;inclocken是此时钟的使能控制线,高电平有效。
顶层电路图如图六所示：图六数字信号采集电路顶层文件3.4 、仿真与测试新建一个波形仿真文件设置合适的参数,存盘取名为fangzhen.vwf,如图七所示。
对图2-8电路的时序仿真报告波形图如图2-10所示。
注意对激励信号，即输入信号CLK、CLK_EN、CLR、WREN和输入总线数据DIN[7..0]的激励信号波形的的设置及时序安排。
图七：仿真结果图4.结论由图七的波形可以看到，在RAM数据读出时间段，能正确地将写入的数据完整地按地址输出。
这表明图六的电路能成为一个8通道的数字信号采集系统；换句话说，本次设计的设计思路完全正确，设计的数字信号采集系统可以正常工作。
本次设计实验只是利用RAM和一些辅助器件设计一个数字信号采集电路模块。
但如果进一步配置好必要的控制电路和通信接口，就构成一台实用的设备。
5．任务分工闫玉蒙同学负责设计方案，申青杰同学负责方案的实施，李生辉同学负责结果及大作业的整理。
11。