集成电路复习资料
(完整)半导体集成电路芯片封装技术复习资料_
半导体集成电路封装技术复习大纲第一章集成电路芯片封装技术1.（P1）封装概念：狭义：集成电路芯片封装是利用（膜技术)及（微细加工技术），将芯片及其他要素在框架或基板上布置、粘贴固定及连接，引出接线端子并通过可塑性绝缘介质灌封固定，构成整体结构的工艺.广义：将封装体与基板连接固定，装配成完整的系统或电子设备,并确保整个系统综合性能的工程。
2。
集成电路封装的目的：在于保护芯片不受或者少受外界环境的影响，并为之提供一个良好的工作条件，以使集成电路具有稳定、正常的功能.3.芯片封装所实现的功能：①传递电能，②传递电路信号，③提供散热途径,④结构保护与支持.4．在选择具体的封装形式时主要考虑四种主要设计参数：性能，尺寸，重量,可靠性和成本目标。
5.封装工程的技术的技术层次？第一层次，又称为芯片层次的封装，是指把集成电路芯片与封装基板或引脚架之间的粘贴固定电路连线与封装保护的工艺，使之成为易于取放输送,并可与下一层次的组装进行连接的模块元件.第二层次，将数个第一层次完成的封装与其他电子元器件组成一个电子卡的工艺。
第三层次，将数个第二层次完成的封装组成的电路卡组合成在一个主电路版上使之成为一个部件或子系统的工艺。
第四层次,将数个子系统组装成为一个完整电子厂品的工艺过程。
6.封装的分类？按照封装中组合集成电路芯片的数目，芯片封装可分为：单芯片封装与多芯片封装两大类，按照密封的材料区分,可分为高分子材料和陶瓷为主的种类,按照器件与电路板互连方式，封装可区分为引脚插入型和表面贴装型两大类。
依据引脚分布形态区分，封装元器件有单边引脚，双边引脚，四边引脚,底部引脚四种。
常见的单边引脚有单列式封装与交叉引脚式封装，双边引脚元器件有双列式封装小型化封装，四边引脚有四边扁平封装，底部引脚有金属罐式与点阵列式封装。
7。
芯片封装所使用的材料有金属陶瓷玻璃高分子8.集成电路的发展主要表现在以下几个方面？1芯片尺寸变得越来越大2工作频率越来越高3发热量日趋增大4引脚越来越多对封装的要求：1小型化2适应高发热3集成度提高，同时适应大芯片要求4高密度化5适应多引脚6适应高温环境7适应高可靠性9。
集成电路设计方法--复习提纲
集成电路设计⽅法--复习提纲1.什么叫IC 的集成度？⽬前先进的IC规模有多⼤？集成度就是⼀块集成电路芯⽚中包含晶体管的数⽬，或者等效逻辑门数2012年5⽉ 71亿晶体管的NVIDIA的GPU 28nm2.什么叫特征尺⼨？特征尺⼨通常是指是⼀条⼯艺线中能加⼯的最⼩尺⼨，反映了集成电路版图图形的精细程度，如MOS晶体管的沟道长度，DRAM结构⾥第⼀层⾦属的⾦属间距（pitch）的⼀半。
3.⽬前主流的硅圆⽚直径是多少？12英⼨4.什么叫NRE(non-recurring engineering)成本?⽀付给研究、开发、设计和测试某项新产品的单次成本。
在集成电路领域主要是指研发⼈⼒成本、硬件设施成本、CAD⼯具成本以及掩膜、封装⼯具、测试装置的成本，产量⼩，费⽤就⾼。
5.什么叫recurring costs？重复性成本，每⼀块芯⽚都要付出的成本，包括流⽚费、封装费、测试费。
也称可变成本，指直接⽤于制造产品的费⽤，因此与产品的产量成正⽐。
包括：产品所⽤部件的成本、组装费⽤以及测试费⽤。
6.什么叫有⽐电路？靠两个导通管的宽长⽐不同，从⽽呈现的电阻不同来决定输出电压，它是两个管⼦分压的结果，电压摆幅由管⼦的尺⼨决定。
7.IC制造⼯艺有哪⼏种？双极型模拟集成电路⼯艺、CMOS⼯艺、BiCMOS⼯艺8.什么叫摩尔定律？摩尔定律⾯临什么样的挑战？当价格不变时，积体电路上可容纳的电晶体数⽬，约每隔24个⽉（现在普遍流⾏的说法是“每18个⽉增加⼀倍”）便会增加⼀倍，性能也将提升⼀倍；或者说，每⼀美元所能买到的电脑性能，将每隔18个⽉翻两倍以上。
⾯临⾯积、速度和功耗的挑战。
9.什么叫后摩尔定律？后摩尔定律下IC设计⾯临哪些挑战？解决⽅案？多重技术创新应⽤向前发展，即在产品多功能化(功耗、带宽等)需求下，将硅基CMOS和⾮硅基等技术相结合，以提供完整的解决⽅案来应对和满⾜层出不穷的新市场发展。
挑战：a单芯⽚的处理速度越来越快，主频越来越⾼，热量越来越多b.互联线延迟增⼤解决⽅案：1.多核、低功耗设计2.3D互联、⽆线互联、光互连延续摩尔定律“尺⼨更⼩、速度更快、成本更低”，还会利⽤更多的技术创新：节能、环保、舒适以及安全性架构：多核散热：研发新型散热器更薄的材料：⽤碳纳⽶管组装⽽成的晶体管速度更快的晶体管：超薄⽯墨烯做的晶体管纳⽶交叉线电路元件：忆阻器光学互联器件分⼦电路、分⼦计算、光⼦计算、量⼦计算、⽣物计算10. IC按设计制造⽅法不同可以分为哪⼏类？全定制IC：硅⽚各掩膜层都要按特定电路的要求进⾏专门设计半定制IC：全部逻辑单元是预先设计好的，可以从单元苦衷调⽤所需单元来掩模图形，可使⽤相应的EDA软件，⾃动布局布线可编程IC ：全部逻辑单元都已预先制成，不需要任何掩膜，利⽤开发⼯具对器件进⾏编程，以实现特定的逻辑功能。
集成电路原理及应用期末复习资料..
1.什么是差动放大电路？什么是差模信号？什么是共模信号？差动放大器对差模信号和共模信号分别起什么作用？差动放大电路是把两个输入信号分别输入到运算放大器的同相和反相输入端，然后在输出端取出两个信号的差模成分，而尽量抑制两个信号的共模成分的电路。
共模信号：双端输入时，两个大小相同，极性相同的信号。
差模信号：双端输入时，两个大小相等，极性相反的信号。
对差模输入信号的放大作用、对共模输入信号的抑制作用2.集成运放有哪几部分组成？各部分的典型电路分别是什么？输入级、中间级、输出级、偏置电路四大部分组成输入级的典型电路是差动放大电路, 利用它的电路对称性可提高整个电路的性能，减小温漂；中间级的典型电路是电平位移电路, 将电平移动到地电平，满足零输入时零输出的要求；输出级的典型电路是互补推挽输出放大电路，使输出级输出以零电平为中心，并能与中间电压放大级和负载进行匹配；偏置电路典型电路是电流源电路，给各级电路提供合适的静态工作点、所需的电压3.共模抑制比的定义？集成运放工作于线性区时，其差模电压增益Aud与共模电压增益Auc之比4.集成运放的主要直流参数：输入失调电压Uos、输入失调电压的温度系数△Uos/△T、输入偏置电流、输入失调电流、差模开环直流电压增益、共模抑制比、电源电压抑制比、输出峰--峰电压、最大共模输入电压、最大差模输入电压5.集成运放主要交流参数：开环带宽、单位增益带宽、转换速率、全功率带宽、建立时间、等效输入噪声电压、差模输入阻抗、共模输入阻抗、输出阻抗。
6.理想集成运放的基本条件。
1.差模电压增益为无穷大2.输入电阻为无穷大3.输出电阻为04.共模抑制比CMRR为无穷大5.转换速率为无穷大即Sr=006.具有无限宽的频带7.失调电压·失调电流极其温漂均为08.干扰和噪声均为07.理想集成运放的两个基本特性：虚短和虚断。
代表的实际物理意义。
其实，虚短和虚断的原因只有一个，那就是：输入端输入电阻无穷大。
半导体集成电路工艺 复习
第一次作业：1，集成时代以什么来划分？列出每个时代的时间段及大致的集成规模。
答：类别时间数字集成电路模拟集成电路 MOS IC 双极ICSSI 1960s前期MSI 1960s~1970s 100～500 30～100LSI 1970s 500～2000 100～300 VLSI 1970s后期~1980s后期 >2000 >300 ULSI 1980s后期~1990s后期GSI 1990s后期~20世纪初SoC 20世纪以后2，什么是芯片的集成度？它最主要受什么因素的影响？答：集成度：单个芯片上集成的元件（管子）数。
受芯片的关键尺寸的影响。
3，说明硅片与芯片的主要区别。
答：硅片是指由单晶生长，滚圆，切片及抛光等工序制成的硅圆薄片，是制造芯片的原料，用来提供加工芯片的基础材料；芯片是指在衬底上经多个工艺步骤加工出来的，最终具有永久可是图形并具有一定功能的单个集成电路硅片。
4，列出集成电路制造的五个主要步骤，并简要描述每一个步骤的主要功能。
答：晶圆(硅片)制备(Wafer Preparation)；硅(芯）片制造(Wafer Fabrication)：在硅片上生产出永久刻蚀在硅片上的一整套集成电路。
硅片测试/拣选(Die Test/Sort)：单个芯片的探测和电学测试，选择出可用的芯片。
装配与封装(Assembly and Packaging)：提供信号及电源线进出硅芯片的界面；为芯片提供机械支持，并可散去由电路产生的热能；保护芯片免受如潮湿等外界环境条件的影响。
成品测试与分析（或终测） (Final Test)：对封装后的芯片进行测试，以确定是否满足电学和特性参数要求。
5，说明封装的主要作用。
对封装的主要要求是什么。
答：封装的作用：提供信号及电源线进出硅芯片的界面；为芯片提供机械支持，并可散去由电路产生的热能；保护芯片免受如潮湿等外界环境条件的影响。
主要要求：电气要求：引线应当具有低的电阻、电容和电感。
模拟CMOS集成电路设计复习提纲
物理验证与DRC/LVS检查
01
02
03
物理验证
检查版图是否符合工艺要 求，确保可制造性。
DRC检查
进行设计规则检查，确保 版图满足工艺要求。
LVS检查
进行电路原理图与版图一 致性检查，确保两者匹配。
03
CMOS集成电路的模拟技 术
SPICE模拟器简介
1
SPICE（Simulation Program with Integrated Circuit Emphasis）：一种用于模拟和分析集成 电路性能的软件工具。
新工艺
新型工艺技术如纳米压印、电子束光刻等不断涌现，这些新工艺能够制造更小尺寸的集成电路，提高集成度并降 低制造成本。
集成电路的可扩展性挑战
制程节点
随着集成电路制程节点不断缩小，制 程技术面临物理极限的挑战，如量子 隧穿效应、漏电等问题，需要探索新 的物理机制和制程技术。
异构集成
为了实现更高效能、更低功耗的集成 电路，需要将不同材料、不同工艺的 芯片集成在一起，形成异构集成技术， 这需要解决不同芯片之间的互连、兼 容等问题。
功耗优化
总结词
功耗优化旨在降低CMOS集成电路的功 耗，以提高芯片的能效和延长电池寿命 。
VS
详细描述
功耗优化主要通过降低晶体管导通电阻、 减小时钟信号功耗和优化电路结构来实现 。例如，采用低阻抗材料和工艺技术来降 低导通电阻，采用时钟门控技术来减小时 钟信号功耗，优化电路逻辑和结构等。这 些措施有助于降低功耗，提高能效，延长 电池寿命。
和规范，如元件选择、布线规则、版图设计等。
设计实践
02
结合具体的设计案例，分析可靠性设计的实际应用和效果，总
结经过实验和仿真等方法，对设计的可靠性进行验证和评估，确
数字集成电路复习必备知识点总结
1. 集成电路是指通过一系列特定的加工工艺，将晶体管、二极管、MOS管等有源器件和阻、电容、电感等无源器件，按一定电路互连，“集成”在一块半导体晶片（硅或砷化镓）上，封装在一个外壳内，执行特定电路或系统功能的一种器件。
2.集成电路的规模大小是以它所包含的晶体管数目或等效的逻辑门数目来衡量。
等效逻辑门通常是指两输入与非门，对于CMOS集成电路来说，一个两输入与非门由四个晶体管组成，因此一个CMOS电路的晶体管数除以四，就可以得到该电路的等效逻辑门的数目，以此确定一个集成电路的集成度。
3.摩尔定律”其主要内容如下：集成电路的集成度每18个月翻一番/每三年翻两番。
摩尔分析了集成电路迅速发展的原因，他指出集成度的提高主要是三方面的贡献:（1）特征尺寸不断缩小，大约每3年缩小 1.41倍；（2）芯片面积不断增大，大约每3年增大 1.5倍；（3）器件和电路结构的改进。
4.反标注是指将版图参数提取得到的分布电阻和分布电容迭加到相对应节点的参数上去，实际上是修改了对应节点的参数值。
5.CMOS反相器的直流噪声容限:为了反映逻辑电路的抗干扰能力，引入了直流噪声容限作为电路性能参数。
直流噪声容限反映了电流能承受的实际输入电平与理想逻辑电平的偏离范围。
6. 根据实际工作确定所允许的最低输出高电平，它所对应的输入电平定义为关门电平；给定允许的最高输出低电平，它所对应的输入电平为开门电平7. 单位增益点.在增益为0和增益很大的输入电平的区域之间必然存在单位增益点，即dVout/dVin=1的点8. “闩锁”现象在正常工作状态下，PNPN四层结构之间的电压不会超过Vtg，因此它处于截止状态。
但在一定的外界因素触发下，例如由电源或输出端引入一个大的脉冲干扰，或受r射线的瞬态辐照，使PNPN四层结构之间的电压瞬间超过Vtg，这时，该寄生结构中就会出现很大的导通电流。
只要外部信号源或者Vdd和Vss能够提供大于维持电流Ih的输出，即使外界干扰信号已经消失，在PNPN四层结构之间的导通电流仍然会维持，这就是所谓的“闩锁”现象9. 延迟时间：T pdo ——晶体管本征延迟时间；UL ——最大逻辑摆幅，即最大电源电压；Cg ——扇出栅电容(负载电容)；Cw ——内连线电容；Ip ——晶体管峰值电流。
集成电路设计基础复习
1. 在P 衬底硅片上设计的PMOS 管可以分为n+层、SiO 2层、多晶硅层、金属层和N 井层。
2. 在集成电路设计中，制造厂商所给的工艺中有R □为它成为（方块电阻）。
3. MOS 管元件参数中的C ox 是栅极单位面积所具有的（电容值）。
4. 对于NMOS 而言，工作在饱和区中，其漏电流I D 等于（21()2D P ox GS TH WI C V V Lμ=-），不能使用β或K 来表示。
5. 对于PMOS 而言，工作在饱和区中，其漏电流I D 等于（21(||)2D P ox SG TH WI C V V Lμ=--），不能使用β或K 来表示。
6. 对于工作在饱和区的NMOS 而言，其g m 等于（2Dm GS THI g V V =-），只能有I D 和过驱动电压表示。
7. 对于工作在饱和区的NMOS 而言，其g m等于（m g =），只能有I D 、W 、L 以及工艺参数表示。
8. 根据MOS 管特征曲线划分的四个工作区域，可以作为MOS 电阻的区域为（深度三极管区）。
9. 根据MOS 管特征曲线划分的四个工作区域中，可以作为电流源的区域为（饱和区）。
10. 对于NMOS 而言，导电沟道形成，但没有产生夹断的外部条件为（V DS 小于V GS -V TH ）。
11. 差动信号的优点，能（有效抑制共模噪声），增大输出电压摆幅，偏置电路更简单和输出线性度更高。
12. 分析MOS 共栅放大电路，其电流增益约等于（1）。
13. 差动信号的优点，能有效抑制共模噪声，增大输出电压摆幅，偏置电路更简单和（输出线性度更高）。
14. 共源共栅电流镜如下图所示，当V X 电压源由大变小的过程中，M2和M3管，（M3）先退出饱和区。
1. 根据MOS管特征曲线划分的四个工作区域中，可以作为电流源的区域为（ B ）。
A 线性区B 饱和区C 截止区D 三极管区2. 根据MOS管特征曲线划分的四个工作区域中，可以作为MOS电阻的区域为（ A ）。
《数字集成电路设计》复习提纲
《数字集成电路设计》复习提纲(1-7,10,11章)2011-121. 数字集成电路的成本包括哪几部分？2. 数字门的传播延时是如何定义的？3. 集成电路的设计规则(design rule)有什么作用？4. 什么是MOS晶体管的体效应？什么是沟道长度调制效应？5. 写出一个NMOS晶体管处于截止区、线性区、饱和区的判断条件，以及各工作区的源漏电流表达式（考虑短沟效应即沟道长度调制效应，不考虑速度饱和效应）注：NMOS晶体管的栅、源、漏、衬底分别用G、S、D、B表示。
6. MOS晶体管的本征电容有哪些来源？7. 对于一个CMOS反相器的电压传输特性，请标出A、B、C三点处NMOS管和PMOS管各自处于什么工作区？Vin=0、VDD、VM时，两个管子什么区？V DD8. 在CMOS 反相器中，NMOS 管的平均导通电阻为R eqn ，PMOS 管的平均导通电阻为R eqp ，请写出该反相器的总传播延时定义。
9. 减小一个数字门的延迟的方法有哪些？列出三种，并解释可能存在的弊端。
10. CMOS 电路的功耗有哪三类？这三类功耗分别由什么引起的？11. 同步寄存器的建立时间、维持时间、传播延时的含义是什么？V outV in0.511.522.512. 以下三级反相器链，请问使得总延迟最小的每级反相器的f 是多少？最小的总延迟是多少？假设标准反相器的延迟为t p0。
1C L = 8 C13.(1)用静态互补CMOS 门实现如下功能，画出电路连接图。
Out=AB+CD(2)为使上述逻辑门的延迟与以下尺寸的反相器相同，请给出各晶体管的尺寸。
反相器尺寸：NMOS 管=1，PMOS 管=2。
14. 分析下列动态电路的功能。
OutClkClkAB CM pM e15. 下面的电路是什么功能？16.描述超前进位加法器的基本原理。
17.CLK1和CLK2存在正时钟偏差，即CLK2比CLK1晚。
（1）给出最小时钟周期的约束表达式，考虑时钟偏差。
(完整版)集成电路设计复习题及解答
集成电路设计复习题绪论1．画出集成电路设计与制造的主要流程框架。
2．集成电路分类情况如何？集成电路设计1．层次化、结构化设计概念，集成电路设计域和设计层次2．什么是集成电路设计？集成电路设计流程。
（三个设计步骤：系统功能设计逻辑和电路设计版图设计）3．模拟电路和数字电路设计各自的特点和流程4．版图验证和检查包括哪些内容？如何实现？5．版图设计规则的概念，主要内容以及表示方法。
为什么需要指定版图设计规则？6．集成电路设计方法分类？（全定制、半定制、PLD）7．标准单元/门阵列的概念，优点/缺点，设计流程8．PLD设计方法的特点，FPGA/CPLD的概念9．试述门阵列和标准单元设计方法的概念和它们之间的异同点。
10．标准单元库中的单元的主要描述形式有哪些？分别在IC设计的什么阶段应用？11．集成电路的可测性设计是指什么？Soc设计复习题1.什么是SoC？2.SoC设计的发展趋势及面临的挑战？3.SoC设计的特点?4.SoC设计与传统的ASIC设计最大的不同是什么？5.什么是软硬件协同设计？6.常用的可测性设计方法有哪些？7. IP的基本概念和IP分类8.什么是可综合RTL代码?9.么是同步电路，什么是异步电路，各有什么特点？10.逻辑综合的概念。
11.什么是触发器的建立时间（Setup Time），试画图进行说明。
12.什么是触发器的保持时间（Hold Time），试画图进行说明。
13. 什么是验证，什么是测试，两者有何区别？14.试画图简要说明扫描测试原理。
绪论1、 画出集成电路设计与制造的主要流程框架。
2、集成电路分类情况如何？集成电路设计1． 层次化、结构化设计概念，集成电路设计域和设计层次分层分级设计和模块化设计．将一个复杂的集成电路系统的设计问题分解为复杂性较低的设计级别，⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎩⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎨⎧⎪⎪⎪⎪⎩⎪⎪⎪⎪⎨⎧⎩⎨⎧⎩⎨⎧⎪⎪⎪⎪⎩⎪⎪⎪⎪⎨⎧⎪⎪⎪⎪⎪⎪⎩⎪⎪⎪⎪⎪⎪⎨⎧⎩⎨⎧⎪⎪⎪⎪⎩⎪⎪⎪⎪⎨⎧⎩⎨⎧⎪⎩⎪⎨⎧按应用领域分类数字模拟混合电路非线性电路线性电路模拟电路时序逻辑电路组合逻辑电路数字电路按功能分类GSI ULSI VLSI LSI MSI SSI 按规模分类薄膜混合集成电路厚膜混合集成电路混合集成电路B iCMOS B iMOS 型B iMOS CMOS NMOS PMOS 型MOS双极型单片集成电路按结构分类集成电路这个级别可以再分解到复杂性更低的设计级别；这样的分解一直继续到使最终的设计级别的复杂性足够低，也就是说，能相当容易地由这一级设计出的单元逐级组织起复杂的系统。
半导体集成电路复习题及答案
第8章动态逻辑电路填空题对于一般的动态逻辑电路，逻辑部分由输出低电平的网组成，输出信号与电源之间插入了栅控制1、极为时钟信号的 ,逻辑网与地之间插入了栅控制极为时钟信号的。
【答案：NMOS, PMOS, NOMS】对于一个级联的多米诺逻辑电路，在评估阶段：对PDN网只允许有跳变，对 PUN网只允许有跳变，2、PDN与PDN相连或PUN与PUN相连时中间应接入。
【答案：】解答题从逻辑功能，电路规模，速度3方面分析下面2电路的相同点和不同点。
从而说明CMOS动态组合逻辑1、电路的特点。
【答案：】图A是CMOS静态逻辑电路。
图B是CMOS动态逻辑电路。
2电路完成的均是NAND的逻辑功能。
图B的逻辑部分电路使用了2个MOS管，图A使用了4个MOS管，由此可以看出动态组合逻辑电路的规模为静态电路的一半。
图B的逻辑功能部分全部使用NMOS管，图A即使用NMOS也使用PMOS，由于NMOS的速度高于PMOS，说明动态组合逻辑电路的速度高于静态电路。
2、分析下面的电路，指出它完成的逻辑功能，说明它和一般动态组合逻辑电路的不同,说明其特点。
【答案：】该电路可以完成OUT=AB的与逻辑。
与一般动态组合逻辑电路相比，它增加了一个MOS管M kp,这个MOS 管起到了电荷保持电路的作用，解决了一般动态组合逻辑电路存在的电荷泄漏的问题。
3、分析下列电路的工作原理，画出输出端OUT的波形。
【答案：】答案：4、结合下面电路，说明动态组合逻辑电路的工作原理。
【答案：】动态组合逻辑电路由输出信号与电源之间插入的时钟信号PMOS,NMOS逻辑网和逻辑网与地之间插入的时钟信号NMOS组成。
当时钟信号为低电平时，PMOS导通，OUT被拉置高电平。
此时电路处于预充电阶段。
当时钟信号为低电平时，PMOS截至，电路与V DD的直接通路被切断。
这时NOMS导通，当逻辑网处于特定逻辑时，电路输出OUT被接到地，输出低电平。
否则，输出OUT仍保持原状态高电平不变。
数字集成电路--电路、系统与设计(第二版)复习资料
第一章 数字集成电路介绍第一个晶体管，Bell 实验室，1947第一个集成电路，Jack Kilby ，德州仪器，1958 摩尔定律：1965年，Gordon Moore 预言单个芯片上晶体管的数目每18到24个月翻一番。
(随时间呈指数增长)抽象层次：器件、电路、门、功能模块和系统 抽象即在每一个设计层次上，一个复杂模块的内部细节可以被抽象化并用一个黑匣子或模型来代替。
这一模型含有用来在下一层次上处理这一模块所需要的所有信息。
固定成本（非重复性费用）与销售量无关；设计所花费的时间和人工；受设计复杂性、设计技术难度以及设计人员产出率的影响；对于小批量产品，起主导作用。
可变成本 （重复性费用）与产品的产量成正比；直接用于制造产品的费用；包括产品所用部件的成本、组装费用以及测试费用。
每个集成电路的成本=每个集成电路的可变成本+固定成本/产量。
可变成本=（芯片成本+芯片测试成本+封装成本）/最终测试的成品率。
一个门对噪声的灵敏度是由噪声容限NM L （低电平噪声容限）和NM H （高电平噪声容限）来度量的。
为使一个数字电路能工作，噪声容限应当大于零，并且越大越好。
NM H = V OH - V IH NM L = V IL - V OL 再生性保证一个受干扰的信号在通过若干逻辑级后逐渐收敛回到额定电平中的一个。
一个门的VTC 应当具有一个增益绝对值大于1的过渡区(即不确定区)，该过渡区以两个有效的区域为界，合法区域的增益应当小于1。
理想数字门 特性：在过渡区有无限大的增益；门的阈值位于逻辑摆幅的中点；高电平和低电平噪声容限均等于这一摆幅的一半；输入和输出阻抗分别为无穷大和零。
传播延时、上升和下降时间的定义传播延时tp 定义了它对输入端信号变化的响应有多快。
它表示一个信号通过一个门时所经历的延时，定义为输入和输出波形的50%翻转点之间的时间。
上升和下降时间定义为在波形的10%和90%之间。
对于给定的工艺和门的拓扑结构，功耗和延时的乘积一般为一常数。
集成电路设计基础期末考试复习题
全部复习题均可在教材上找到参考答案！！！1.摩尔定律的内容：单位面积芯片上所能容纳的器件数量，每12-18个月翻一番。
2.摩尔定律得以保持的途径：特征尺寸不断缩小、增大芯片面积及单元结构的改进。
3.图形的加工是通过光刻和刻蚀工艺完成的。
4.在场区中，防止出现寄生沟道的措施：足够厚的场氧化层、场区注硼、合理的版图。
5.形成SOI材料的三种主要技术：注氧隔离技术、键合减薄技术、智能剥离技术。
6.实际的多路器和逆多路器中输入和输出一般是多位信息，如果对m个n位数据进行选择，则需要n位m选一多路器。
7.在氧化层上形成所需要的图形的步骤：甩胶、曝光、显影、刻蚀、去胶。
8.版图设计规则可以用两种形式给出：微米规则和λ规则。
9.常规CMOS结构的闩锁效应严重地影响电路的可靠性，解决闩锁效应最有效的办法是开发多晶硅技术。
10.要实现四选一多路器，应该用2位二进制变量组成4个控制信号，控制4个数据的选择。
11.摩尔分析了集成电路迅速发展的原因，他指出集成度的提高主要是三方面的贡献：特征尺寸不断缩小、芯片面积不断增大、器件和电路结构的不断改进。
12.缩小特征尺寸的目的：使集成电路继续遵循摩尔定律提高集成密度；提高集成度可以使电子设备体积更小、速度更高、功耗更低；降低单位功能电路的成本，提高产品的性能/价格比，使产品更具竞争力。
13.N阱CMOS主要工艺步骤：衬底硅片的选择→制作n阱→场区氧化→制作硅栅→形成源、漏区→形成金属互连线。
14.解决双极型晶体管纵向按比例缩小问题的最佳方案之一，就是采用多晶硅发射极结构，避免发射区离子注入对硅表面的损伤。
15.n输入与非门设计考虑，根据直流特性设计：Kr=KN/KP=n3/2；根据瞬态特性设计：Kr=KN/KP=n。
n输入或非门设计考虑，根据直流特性设计：Kr=KN/KP=n-3/2；根据瞬态特性设计：Kr= Kr=KN/KP=1/n.16.CE等比例缩小定律要求器件的所有几何尺寸，包括横向和纵向尺寸，都缩小k倍；衬底掺杂浓度增大K倍；电源电压下降K倍。
集成电路设计复习题
集成电路设计复习题（部分）相关说明：（1）这只是部分内容，但基本可以保证大家通过考试；（2）请大家利用这个周末的时间好好复习，希望大家最好都能记住；（3）最后强调一下：因为最后一周是考试周，学校考场纪律会比较严格，巡考的老师和领导会比较多，大家最好不要带纸条到考场！也就是说，之前的允许大家打小抄的说法基本作废！该花的时间还是要花的！祝大家考试顺利！1、集成电路的发展遵循了什么定律？简述集成电路设计流程。
说明版图设计在整个集成电路设计中所起的作用。
2、（1）集成电路设计方法的种类主要有哪些？（2）名词解释：ASIC、SOC、DSP、HDL等常见缩写3、（1）描述多晶硅在CMOS工艺中所起的基本作用。
（2）假定某材料的方块电阻值为10 Ω，电阻的长度为30 μm，宽度为10 μm，该电阻阻值为多少？如果其他条件不变，长度变为25 μm，则该电阻的阻值又是多少？4、SOI材料是怎样形成的，有何特点？肖特基接触和欧姆型接触各有什么特点？5、讨论半导体工艺中掺杂的作用，举出两种掺杂方法，并比较其优缺点。
6、写出晶体外延的意义，列出三种外延生长方法，并说明各自的优缺点。
给出光刻的作用，光刻有哪两种曝光方式。
7、简述双阱CMOS工艺的基本工艺流程。
8、（1）MOSFET的饱和电流主要取决于哪些参数？（2）什么是MOS器件的体效应？请指出（3）版图中有源区接触孔、多晶硅接触孔和通孔的作用各是什么？8、讨论MOSFET的基本结构。
讨论MOSFET的阈值电压及其影响因素。
9、画出电阻的高频等效电路。
集成电路电路级模拟的标准工具是什么软件，能进行哪些性能分析？10、信号线的版图设计准则有哪些？集成电路封装工艺基本流程有哪些？11、（1）版图设计规则中的基本几何关系主要包括哪几种，试画图说明？（2）电源线的版图设计准则有哪些？（3）某电阻需要通过100微安电流，该电阻宽2微米，如果它的电流密度值为0.12毫安/微米，试通过计算判断该电阻能否可靠工作。
专用集成电路知识点
基本概念1.基本术语ASIC:专用集成电路:Application Specific Integrated Circuit:EDA:电子设计自动化:Electronic Design AutomationFPGA:现场可编程门阵列:Field Programmable Gata ArrayCMOS:互补金属氧化物半导体:Complementary Metal-Oxide-Semiconductor Transistor EDIF:电子设计交换格式:electronic design interchange formatJTAG:复位信号: Joint Test Action GroupHDL:硬件描述语言:Hardware Description LanguageSOC:片上系统:System On ChipSDF:时序标注文件:Standerd delay format timing anotationPLD:可编程逻辑器件:Programmable logic deviceTTL:晶体管晶体管逻辑:Transistor Transistor LogicRTL:寄存器传输级:Register transfer levelFSM:有限状态机:Finite State MachineSTA:静态时序分析:Static timing analysisDFT:可测性设计:Design for testabilityBIST:内建自测试:Build-in Self-testSRAM:静态随机存储器:Static Random Access MemoryISP:在线编程:In-System ProgrammingCAE:计算机辅助工程:Computer Aided EngineeringCAD:计算机辅助设计:Computer - Aided DesignLUT:查找表:Look Up TableIP:互联网协议:Internet ProtocolCBIC:单元的集成电路:Cell Based Integrated CircuitsMGA:迭代检测算法:Multiagent Genetic AlgorithmUCF:用户约束文件:user constraint file2. ASIC概念：在集成电路发展的基础上，结合电路和系统的设计方法，利用ICCAD/EDA/ESDA写计算机技术和设计工具。
集成电路CAD复习
集成电路CAD一、填空题1、集成电路规模括：小规模集成电路、中规模集成电路、大规模集成电路、超大规模集成电路、甚大规模集成电路。
2、芯片的设计按设计对象分，可分为：正向设计、反向设计。
3、集成电路半定制设计方包括：门阵列设计方法、门海设计方法、标准单元设计方法、可编程逻辑器件设计方法。
4、门阵列的版图布置有三个区域，分别为：（I/O）和压焊块、单元区、布线通道区。
5、有通道门阵列单元结构包括：CMOS单元结构、TTL门阵列单元结构。
6、用栅格结构，通过金属内连而形成的功能电路称为：宏单元。
7、一个单元中的两个门电路必须采用电源连接技术进行隔离。
8、单元库中的每个单元都具有3种描述方式，分别是：单元的逻辑符号、单元的拓扑版图、单元的掩膜版图。
9、可编程逻辑器件PLD由逻辑阵列、输出单元（或宏单元）组成。
10、逻辑阵列由“与”矩阵、“或”矩阵和反相器组成。
11、SPICE中的双极型晶体管模型常采用 EM 模型和 GP 模型。
12、SPICE语句M3 11 13 12 10 NMOD，其中M3指的是 MOSFET 、10节点指的是衬底、11节点指的是漏极、12节点指的是源极、13节点指的是栅极。
13、SPICE操作中，用鼠标左键单击，则选中元器件，快捷键 Ctrl+R可以对该元器件进行旋转，快捷键 Ctrl+F 可以对该元器件进行镜像。
14、在PSPICE中Analysis菜单的Setup对话框中，DC Sweep意思是直流扫描分析，Transient...功能是瞬态分析。
15、电路模拟的三个步骤是：建立电路关系，列电路基本方程，求解电路基本方程。
二、选择题1、要求获得最高速度、最低功耗和最小芯片面积的设计，选择哪种设计方法最合适。
（ C ）A、半定制设计B、可编程逻辑设计C、全定制设计D、门海设计2、哪种设计方法取消常规门阵列的布线通道，宏单元之间的连线将在无用的器件区上进行。
（ C ）A、全定制设计B、可编程逻辑设计C、门海设计D、标准单元设计3、以下哪个器件的“与”矩阵和“或”矩阵都可以编程。
集成电路复习
集成电路复习⼀填空题：（⼀⽹上）1.在集成电路设计中，常⽤的电路仿真软件有___SPICE__________________ 、_____SPECTRE_________2.在模拟集成电路中MOS晶体管是四端器件即：_源极______、__栅极______、___漏极____、_衬底_____.3.MSO管的主要⼏何参数：沟道长度、_沟道宽度_、__栅氧化成厚度________________。
4.饱和区MOS管的直流导通电阻表达式是：________________________________________1，描述集成电路⼯艺技术⽔平的五个技术指标为：集成度、特征尺⼨芯⽚⾯积、晶⽚直径以及封装。
2．在衬底（或其外延）上制作晶体管的区域称为有源区区；⼀种很厚的氧化层，位于芯⽚上不做晶体管、电极接触的区域，称为场区。
3．摩尔定律是：?集成电路的集成度，即芯⽚上晶体管的数⽬，每隔18个⽉增加⼀倍或每3年翻两番。
4．IC设计单位不拥有⽣产线，称为⽆⽣产线，IC制造单位致⼒于⼯艺实现，没有IC设计实体，称为代⼯。
6．根据阈值电压不同，常把MOS器件分成增强型和耗尽型两种。
7．IC⼯艺中的“制版”就是要产⽣⼀套分层的版图掩模，为将来进⾏图形转换，即将设计的版图转移到晶圆上去做准备。
8．薄层电阻⼜称⽅块电阻，其定义为正⽅形的半导体薄层，在电流⽅向所呈现的电阻，常⽤欧姆每⽅表⽰。
其值直接反映的是扩散薄层的杂质总量的多少。
9．半导体集成电路薄膜制备的主要⼯艺有：外延、氧化、蒸发、淀积。
10．在单位电场强度作⽤下，载流⼦的平均漂移速度称为载流⼦的迁移率[cm2/V?S]，它反映了载流⼦在半导体内作定向运动的难易程度，其值的⼤⼩直接影响器件的⼯作速度。
11.CMOS 逻辑电路中NMOS 管是（增强）型，PMOS 管是（增强）型；NMOS 管的体端接（地），PMOS 管的体端接（VDD ）。
12.CMOS 逻辑电路的功耗由3 部分组成，分别是（动态功耗（开关过程中的短路功耗）和（静态功耗）；增⼤器件的阈值电压有利于减⼩（短路功耗和静态）功耗。
集成电路工艺复习资料要点
1.特征尺寸（Critical Dimension,CD）的概念特征尺寸是芯片上的最小物理尺寸，是衡量工艺难度的标志，代表集成电路的工艺水平。
①在CMOS技术中，特征尺寸通常指MOS管的沟道长度，也指多晶硅栅的线宽。
②在双极技术中，特征尺寸通常指接触孔的尺寸。
2.集成电路制造步骤：①Wafer preparation(硅片准备)②Wafer fabrication (硅片制造)③Wafer test/sort (硅片测试和拣选)④Assembly and packaging (装配和封装)⑤Final test(终测)3.单晶硅生长：直拉法（CZ法）和区熔法（FZ法）。
区熔法（FZ法）的特点使用掺杂好的多晶硅棒；优点是纯度高、含氧量低；缺点是硅片直径比直拉的小。
4.不同晶向的硅片，它的化学、电学、和机械性质都不同，这会影响最终的器件性能。
例如迁移率，界面态等。
MOS集成电路通常用（100）晶面或<100>晶向；双极集成电路通常用（111）晶面或<111>晶向。
5.硅热氧化的概念、氧化的工艺目的、氧化方式及其化学反应式。
氧化的概念：硅热氧化是氧分子或水分子在高温下与硅发生化学反应，并在硅片表面生长氧化硅的过程。
氧化的工艺目的：在硅片上生长一层二氧化硅层以保护硅片表面、器件隔离、屏蔽掺杂、形成电介质层等。
氧化方式及其化学反应式：①干氧氧化：Si＋O2 →SiO2②湿氧氧化：Si ＋H2O ＋O2 →SiO2+H2③水汽氧化：Si ＋H2O →SiO2 ＋H2硅的氧化温度：750 ℃～1100℃6.硅热氧化过程的分为两个阶段：第一阶段：反应速度决定氧化速度，主要因为氧分子、水分子充足，硅原子不足。
第二阶段：扩散速度决定氧化速度，主要因为氧分子、水分子不足，硅原子充足7.在实际的SiO2 – Si 系统中，存在四种电荷。
①. 可动电荷：指Na＋、K＋离子，来源于工艺中的化学试剂、器皿和各种沾污等。
集成电路工艺原理（期末复习资料）
集成电路⼯艺原理（期末复习资料）第⼀章概述1、集成电路：通过⼀系列特定的加⼯⼯艺，将晶体管、⼆极管等有源器件和电阻、电容等⽆源器件，按照⼀定的电路互连，“集成”在⼀块半导体单晶⽚（如Si、GaAs）上，封装在⼀个内，执⾏特定电路或系统功能。
2、特征尺⼨：集成电路中半导体器件能够加⼯的最⼩尺⼨。
它是衡量集成电路设计和制造⽔平的重要尺度，越⼩，芯⽚的集成度越⾼，速度越快，性能越好3、摩尔定律：芯⽚上所集成的晶体管的数⽬，每隔18个⽉就翻⼀番。
4、High-K材料：⾼介电常数，取代SiO2作栅介质，降低漏电。
Low-K 材料：低介电常数，减少铜互连导线间的电容，提⾼信号速度5、功能多样化的“More Than Moore”：指的是⽤各种⽅法给最终⽤户提供附加价值，不⼀定要缩⼩特征尺⼨，如从系统组件级向3D集成或精确的封装级(SiP)或芯⽚级(SoC)转移。
6、IC企业的分类：通⽤电路⽣产⼚；集成器件制造；Foundry⼚；Fabless：IC设计公司；第⼆章：硅和硅⽚的制备7、单晶硅结构：晶胞重复的单晶结构能够制作⼯艺和器件特性所要求的电学和机械性能8、CZ法⽣长单晶硅：把熔化的半导体级硅液体变成有正确晶向，并且被掺杂成n或p型的固体硅锭；9、直拉法⽬的：实现均匀掺杂和复制籽晶结构，得到合适的硅锭直径，限制杂质引⼊；其关键参数：拉伸速率和晶体旋转速度10、区熔法特点：纯度⾼，含氧低；晶圆直径⼩。
第三章集成电路制造⼯艺概况11、亚微⽶CMOS IC 制造⼚典型的硅⽚流程模型第四章氧化12、热⽣长：在⾼温环境⾥，通过外部供给⾼纯氧⽓使之与硅衬底反应，得到⼀层热⽣长的SiO2 。
13、淀积：通过外部供给的氧⽓和硅源，使它们在腔体中⽅应，从⽽在硅⽚表⾯形成⼀层薄膜。
14、⼲氧：Si（固）＋O2（⽓）－> SiO2(固)：氧化速度慢，氧化层⼲燥、致密，均匀性、重复性好，与光刻胶的粘附性好.⽔汽氧化：Si （固）＋H2O （⽔汽）－>SiO2（固）+ H2 （⽓）：氧化速度快，氧化层疏松，均匀性差，与光刻胶的粘附性差。
北京工业大学集成电路期末复习资料2
第一章：填空：1.等比例缩小理论包括恒定电场（CE）等比例缩小定律、恒定电压（CV）等比例缩小定律、准恒定电场（QCE）等比例缩小定律。
名词解释：1.摩尔定律：Intel公司创始人之一Moore预测集成电路的集成度大约是每18个月翻一番，称为摩尔定律。
2.CMOS集成电路要把NMOS和PMOS两种器件做在一个芯片里。
3.CMOS集成电路是利用NMOS 和PMOS的互补性来改善电路性能的，因此叫做CMOS集成电路。
在P型衬底上用N阱工艺制作CMOS集成电路。
第二章：填空：集成电路加工的三个基本操作为：1形成某种材料的薄膜，2在各种材料的薄膜上形成需要的图形，3通过掺杂改变材料的电阻率或杂质类型。
名词解释：闩锁效应：在n阱CMOS中PMOS管的源、漏区通过n阱到衬底形成了寄生的纵向PNP晶体管，而NMOS的源、漏区与P型衬底和n阱形成寄生的横向NPN晶体管。
PNP晶体管的集电极和NPN晶体管的基极通过衬底连接，同时NPN晶体管的集电极通过阱和PNP晶体管的基极相连，从而构成交叉耦合形成的正反馈回路，一旦其中有一个晶体管导通，电流将在两支晶体管之间循环放大，使电流不断加大，最终导致电源和地之间形成极大的电流，并使电源和地之间锁定在一个很低的电压，这就是闩锁效应CMOS版图设计规则：为了保证制作的集成电路合格并保证一定的成品率，不仅要严格控制各种工艺参数，而且要有设计正确合理的版图，在设计版图时必须严格遵守的某些限制称为版图设计规则。
浅沟槽隔离工艺：浅沟槽隔离是采用现代刻蚀技术实现很大的纵横比沟槽，然后采用CVD 方法淀积SiO2从而形成用于隔离的沟槽。
所示为MOS晶体管结构图，请写出图中字母A至F所对应部位的中文名称，并以NMOS 为例简述MOS晶体管的工作原理。
（5分）图 11． 请画出电路图并解释N 阱CMOS 结构中的闩锁效应。
(6分)由于N 阱CMO S 结构中的横向寄生NPN 晶体管和纵向寄生PNP 晶体管形成正反馈电路结构，在特定的外部条件下，将发生N 阱CMOS 电路电源和地线之间的低电阻状态，即发生闩锁效应。
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第一章1、⑴、什么是集成电路：集成电路（IC）是指用半导体工艺，或薄膜、厚膜工艺把电路元器件以相互不可分离的状态制作在半导体或绝缘体基片上，然后封装在一个管壳内，构成一个完整的、具有一定功能的电路。
⑵、集成电路分类：1.按工艺分：半导体IC、膜IC（薄/厚膜IC）、混合IC2.按功能分：数字IC：能够完成数字运算，以低电平和高电平两种状态来代表二进制数中的“0”和”1”，通过各种逻辑关系进行运算，又称为逻辑IC。
模拟IC：能对电压、电流等模拟量进行放大与转换的IC。
其中输出信号与输入信号成线性关系的电路，如直流放大器、差分放大器、低频放大器、高频放大器、线性功率放大器、运算放大器等称为线性IC。
输出信号与输入信号不成线性关系的电路，如对数放大器、振荡器、混频器、检波器、调制器等称为非线性IC。
3.按构成IC 的有源器件结构分：双极IC、MOS IC。
双极IC：有源元件采用NPN或PNP双极晶体管，管内导电的载流子要流经P型或N 型两种极性的材料。
MOS IC：有源元件采用MOS（金属－氧化物－半导体）晶体管。
4.按集成度高低分：小规模（SSI）、中规模（MSI）、大规模（LSI）、超大规模（VLSI）。
集成度：单块晶片上或单个封装中构成的IC的所包含的最大元件数（包括有源/无源元件）。
SSI<100个元件（或10个门电路），100<MSI<1000元件（10个～100个门电路），LSI>1000个元件以上（100个门电路以上）。
VLSI>10万个（1000门以上）⑶、集成电路遵从的定律2、Foundry与fabless之间的的关系3、IC设计所需要的知识范围（LVS、Lagout、Schmatic）1) 系统知识计算机/ 通信/ 信息/ 控制学科2) 电路知识更多的知识、技术和经验3) 工具知识任务和内容相应的软件工具4) 工艺知识元器件的特性和模型/工艺原理和过程第二章4、⑴、材料的分类1）通过掺杂可明显改变半导体的电导率。
2）当半导体受到外界热的刺激时，导电能力将发生显著改变。
3）光照可改变半导体的电导率。
4）多种半导体结构中，当注入电流时，会发射光，从而可制造发光二极管和激光二极管。
⑶、常用的最基本的IC材料半导体材料在集成电路的制造中起着根本性的作用。
硅，砷化镓和磷化铟是最基本的三种半导体材料2.2 硅(Si)1.硅工艺生产的器件双极型晶体管（BJT），结型场效应管（J-FET），P型、N型MOS双极场效应管CMOS （BiCMOS）2. 硅工艺的优点：1）原材料丰富2）技术成熟3）硅基产品价格低廉3. 硅工艺达到的技术指标：DARM的速度1Gb，晶圆直径达到300mm(12英寸)2.3 砷化镓(GaAs)1.GaAs材料：能工作在超高速超高频，其原因在于这些材料具有更高的载流子迁移率，和近乎半绝缘的电阻率2. GaAs材料的特点：1）GaAs中非平衡少子漂移速度非常快2）GaAs导带极小值和价带极大值都出现在布里渊区波矢为0处，电子和空穴可以直接复合，利用这一性质可制作发光器件，如LED，LD，OEIC。
3）GaAs中价带与导带之间的禁带宽度大于Si。
（EgGaAs=1.43eV，EgGaAs=1.1eV ）GaAs中价带与导带之间的禁带宽度大于Si带来的好处：1）在GaAs衬底上可制作高性能的器件，如电感、微波变压器及微波毫米波传输线。
2）GaAs器件及电路能工作在更高的温度。
3）具有更好的抗辐射性能。
3. GaAs工艺制作的器件：三种有源器件: MESFET, HEMT 和HBT2.4 磷化铟(InP)1.InP材料的特点：能工作在超高速超高频2.InP工艺制作的器件：三种有源器件: MESFET, HEMT和HBT3. InP的应用：广泛应用于光纤通信系统中发出的激光波长位于0.92~1.65um之间，覆盖了玻璃光纤的最小色散(1.3um)和最小衰减(1.55um)的两个窗口2.5 绝缘材料SiO2 、SiON和Si3N4是IC系统中常用的几种绝缘材料绝缘材料功能：①充当离子注入及热扩散的掩膜②钝化层③电隔离绝缘材料的要求：低介电常数的绝缘材料减小连线间的寄生电容。
高介电常数的绝缘材料主要应用在大容量的DRAM，逻辑电路及混合电路中的滤波电容、隔离电容和数模转换用的电容制造。
2.6 金属材料金属材料的功能1.形成器件本生的接触线；2.形成器件间的互联线；3.形成焊盘。
半导体表面制作了金属层后，根据金属的种类及半导体掺杂浓度的不同，可形成肖特基型接触或欧姆接触如果掺杂浓度较低，金属和半导体结合面形成肖特基型接触，构成肖特基二极管。
如果掺杂浓度足够高，以致于隧道效应可以抵消势垒的影响，那么就形成了欧姆接触。
器件互连材料包括金属，合金，多晶硅，金属硅化物第三章5、IC制造的工艺环节3.1 外延生长①外延生长的目的：外延的目的是用同质(异质）材料形成具有不同的掺杂种类及浓度,因而具有不同性能的晶体层。
②液态生长(LPE: Liquid Phase Epitaxy)LPE意味着在晶体衬底上用金属性的溶液形成一个薄层。
在加热过的饱和溶液里放上晶体，再把溶液降温，外延层便可形成在晶体表面。
原理在于溶解度随温度变化而变化。
气相外延生长③气相外延生长(VPE: Vapor Phase Epitaxy)VPE是指所有在气体环境下在晶体表面进行外延生长的技术的总称。
在不同的VPE 技术里，卤素(Halogen)传递生长法在制作各种材料的沉淀薄层中得到大量应用。
在外延过程中，石墨板被石英管周围的射频线圈加热到1500-2000度，在高温作用下，发生：SiCl4+2H2→Si+4HCl的反应，释放出的Si原子在基片表面形成单晶硅，典型的生长速度为0.5~1 m/min.④金属有机物外延生长（MOVPE: Metalorganic Vapor Phase Epitaxy）MOVPE与其它VPE不同之处在于它是一种冷壁工艺，只要将衬底控制到一定温度就行了。
MOVPE便于多片和大片外延生长，可生长所有的III/V族化合物。
⑤分子束外延生长(MBE: Molecular Beam Epitaxy)MBE在超真空中进行，基本工艺流程包含产生轰击衬底上生长区的III和V族元素的分子束等。
MBE几乎可以在GaAs基片上生长无限多的外延层。
这种技术可以控制GaAs，AlGaAs或InGaAs上的生长过程，还可以控制掺杂的深度和精度达纳米极。
经过MBE法，衬底在垂直方向上的结构变化具有特殊的物理属性。
MBE的不足之处在于产量低。
3.2 掩膜制作①掩膜制造的定义：用光学曝光方式要在衬底（如硅等半导体晶片）上形成微细图形，一般要有图形的物，当这种图形的物被放大或缩小复印到半导体基片上后，即形成电路图形。
这种图形的物称为掩膜板，简称掩膜。
②掩膜的基本功能：在光线照射其上时，图形区和非图形区对光线的吸收和透射能力不同。
理想情况下，图形区让光线完全透射过去，非图形区则对光线完全吸收。
或者反之。
⑴、图案发生器方法(PG: Pattern Generator)⑵、X射线制版由于X射线具有较短的波长（约为数埃），它可用来制作更高分辨率的掩膜版。
X-ray 掩膜版的衬底材料与光学版不同，通常要求用低吸收的轻元素做成的低比重的透膜材料。
Si或Si的化合物（Si3N4或高质量的人造石英）对X射线完全透明。
⑶、电子束扫描法(E-Beam Scanning)1) 涂抗蚀剂。
抗蚀剂采用正电子抗蚀剂PMMA（分辨率高，但敏感度低）2) 电子束曝光。
曝光可用精密扫描仪，电子束制版的一个重要参数是电子束的亮度，或电子的剂量。
3) 显影。
用二甲苯。
二甲苯是一种较柔和的有弱极性的显影剂，显像速率大约是甲基异丁烯酮MIBK（对PMMA为良溶性剂）/异丙醇IPA （对PMMA为非溶性剂）的1/8，用IPA 清洗可停止显像过程。
3.3 光刻(Lithography)一、晶圆涂光刻胶：①清洗晶圆，在200C温度下烘干1小时。
目的是防止水汽引起光刻胶薄膜出现缺陷。
②待晶圆冷却下来，立即涂光刻胶。
光刻胶有两种：正性(positive)与负性(negative)。
正性胶显影后去除的是经曝光的区域的光刻胶，负性胶显影后去除的是未经曝光的区域的光刻胶。
正性胶适合作窗口结构, 如接触孔, 焊盘等，而负性胶适用于做长条形状如多晶硅和金属布线等。
常用OMR83为负性光刻胶。
光刻胶对大部分可见光灵敏，对黄光不灵敏，可在黄光下操作。
③涂光刻胶的方法：光刻胶通过过滤器滴入晶圆中央，被真空吸盘吸牢的晶圆以20008000转/分钟的高速旋转，从而使光刻胶均匀地涂在晶圆表面。
④晶圆再烘，将溶剂蒸发掉，准备曝光二、曝光: 光源可以是可见光,紫外线, X射线和电子束。
光量，时间取决于光刻胶的型号，厚度和成像深度。
※曝光方式：接触式与非接触式两种方式※非接触式光刻又分为：接近式光刻与非接近式光刻三、显影: 晶圆用真空吸盘吸牢，高速旋转，将显影液喷射到晶圆上。
显影后，用清洁液喷洗。
四、烘干: 将显影液和清洁液全部蒸发掉。
※掩膜和晶圆之间实现理想接触的制约因素①掩膜本身不平坦，②晶圆表面有轻微凸凹，③掩膜和晶圆之间有灰尘。
3.4 刻蚀刻蚀(腐蚀）的作用:以此工艺手段来获得基片上具有一定分辨率的图形或器件结构，如线条、接触孔、台式晶体管、凸纹、栅等。
被刻蚀的材料:抗蚀剂，半导体，绝缘体，金属等。
刻蚀的两种方法：湿法和干法3.5 掺杂3.5.1 掺杂目的、原理和过程掺杂的目的是以形成特定导电能力的材料区域,包括N型或P型半导体层和绝缘层，晶体管的源漏区，双极管的PN结。
是制作各种半导体器件和IC的基本工艺。
经过掺杂，原材料的部分原子被杂质原子代替。
材料的导电类型决定于杂质的化合价，可用于制作隔离层。
掺杂可与外延生长同时进行，也可在其后，例如，双极性硅IC的掺杂过程主要在外延之后，而大多数GaAs及InP器件和IC的掺杂与外延同时进行。
3.5.2 热扩散掺杂3.5.3 离子注入法离子注入法定义：通过将杂质原子加速为高能离子束，再用其轰击晶片表面而使杂质注入无掩膜区域而实现的。
掺杂浓度（剂量）由注入浓度和注入时间决定，而掺杂区域的浓度决定于离子束的能量。
注入法的优点：①掺杂的过程可通过调整杂质剂量及能量来精确的控制，杂质分布的均匀。
②可进行小剂量的掺杂。
③可进行极小深度的掺杂。
④较低的工艺温度，故光刻胶可用作掩膜。
⑤可供掺杂的离子种类较多，离子注入法也可用于制作隔离岛。
在这种工艺中，器件表面的导电层被注入的离子（如Ｏ+）破坏，形成了绝缘区。
缺点：①费用高昂②在大剂量注入时半导体晶格会被严重破坏并很难恢复3.6 绝缘层形成平面上的绝缘层可通过腐蚀和/或离子注入法制成。