集成电路版图设计_实验三习题
集成电路设计3-版图设计
版图设计的重要性
1
版图设计是集成电路制造过程中的关键环节，它 决定了集成电路的性能、功能和可靠性。
2
通过版图设计，可以将电路设计转化为实际制造 的物理结构，从而实现电路设计的目标。
3
版图设计的精度和质量直接影响到集成电路的性 能和制造良率，因此需要高度的专业知识和技能。
在芯片内部加入自测试模块，实现自动测试和 故障诊断。
可测性增强
通过增加测试访问端口和测试控制逻辑，提高芯片的可测性。
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集成电路版图设计的挑 战与解决方案
设计复杂度挑战
总结词
随着集成电路规模不断增大，设计复杂 度呈指数级增长，对设计效率提出巨大 挑战。
VS
详细描述
随着半导体工艺的不断进步，集成电路设 计的规模越来越大，晶体管数量成倍增加 ，导致设计复杂度急剧上升。这不仅增加 了设计时间和成本，还对设计精度和可靠 性提出了更高的要求。
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还需要考虑存储器的功耗和散热问题，以确保在各种应用场景下的稳 定运行。
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高密度存储器版图设计需要具备高容量、高速、低功耗和高可靠性等 特点，以满足大数据、云计算等领域的需求。
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感谢您的观看
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还需要考虑散热设计，以确保在高负载情况下CPU的 稳定运行。
案例二：低功耗MCU版图设计
低功耗MCU版图设计需要重点 关注功耗优化，采用低功耗工 艺和电路技术，如CMOS工艺
、低功耗逻辑门等。
还需要考虑低电压供电和电源 管理设计，以确保MCU在各种 应用场景下的稳定运行。
设计过程中需要优化芯片内部 结构和电路布局，降低芯片的
专升本《集成电路版图设计》_试卷_答案
专升本《集成电路版图设计》一、（共75题,共150分）1. 单词“LAYOUT”的含义是:（）。
（2分）A.版图B.电路C.输出.标准答案：A2. 集成电阻通常由扩散或者淀积层形成，通常可以用厚度一定的薄膜作为模型，因此习惯上把电阻率和厚度合成一个单位，称为（）。
（2分）A.方块电阻B.电阻C.半导体电阻.标准答案：A3. 由于其较小的方块电阻，发射区是唯一适合于制作较小电阻（0.5～100）的区域。
对于发射区电阻可以忽略（）和电导调制效应。
（2分）A.电流调制B.电压调制C.电荷调制.标准答案：B4. 在模拟BiCMOS工艺中，发射区电阻可以直接置入（）外延层内；（2分）A.P型B.N型C.P型或N型.标准答案：A5. 电容的标准单位是（）。
（2分）A.法拉B.伏特C.安培.标准答案：A6. CMOS工艺中的多晶硅-多晶硅电容，（）可以用作多晶硅-多晶硅电容的下电极。
（2分）A.电阻多晶硅B.电容多晶硅C.多晶硅栅.标准答案：C7. 单位面积电容与相对介电常数即电介质常数成（）。
（2分）A.反比B.正比C.无关.标准答案：B8. 流过导体的电流会在导体周围产生（）。
（2分）A.电场B.磁场C.电磁场.标准答案：B9. 发射结和集电结的击穿决定了一个双极型晶体管的（）工作电压。
重要的三种击穿电压为VEBO，VCBO，VCEO等。
（2分）A.最大 B.最小 C.任意.标准答案：A10. 发射极开路时集电极的击穿电压表示为VCBO，绝大多数晶体管的集电区和基区都是（）的，所以VCBO通常很大。
（2分）A.重掺杂B.不掺杂C.轻掺杂.标准答案：C11. 二极管连接形式的晶体管可以作为一个很方便的基准（）源。
（2分）A.电压B.电流C.电压或电流.标准答案：A12. 使用P型外延层，必须加入深的轻掺杂（）型扩散区用于制作PMOS晶体管。
（2分）A.NB.PC.N或P.标准答案：A13. MOS晶体管是一种（）控制器件。
集成电路工艺及版图设计2012年习题
）
D. 尽管存在制造工艺上的偏差，但是无源器件的比例容差（Ratio Tolerance）可以控制 在很小的范围内。 18. 做集成电路的多晶硅电阻设计时，要计算每个电阻的阻值，那么电阻的长度是怎样计算 的？（ ） A 整个多晶硅的长度 B 多晶硅中两个引线孔中心点的距离 C 多晶硅中两个引线孔内侧的距离 D 多晶硅中两个引线孔外侧的距离 19.带隙基准电压源电路版图需要匹配精度要求较高的电阻，该材料的方块电阻工艺偏差为
15. 请问这是什么样的 CMOS 器件？假设衬底为 p 衬底。 （ A. B D. 是串联的 nmos 管 是并联的 nmos 管 是并联的 pmos 管
）
C. 是串联的 pmos 管
16. 在一个一般的制程中，下列材料集成电阻，方块电阻（Sheet Resistance）最大的是（ A. 扩散电阻 B.阱电阻 C.多晶硅电阻 ） D. 铝层连线电阻 17. 关于集成电路中的无源器件说法正确的是（ A. 集成电路无法高效的实现高值无源器件。 B. 要精确实现某一特定阻值的电阻几乎是不可能的。 C. 由于制造工艺上的偏差，无源器件的比例容差（Ratio Tolerance）也必定很大。
D. 一般来说，连线上信号的频率越高，Cross Talk 影响就越小。 26. 设计 analog layout 时，要考虑的问题比作 digital layout 多，它通常表现在下列那几个方 面？( ) A 面积要小 B 寄生效应( parasitics) C 对称 （matching） D 噪声问题（noise issues）
华侨大学电子工程系（The Department of Electronic Engineering Huaqiao University） 华侨大学厦门专用集成电路与系统重点实验室
本科生课-集成电路版图设计-实验报告
西安邮电大学集成电路版图设计实验报告学号：XXX姓名：XX班级：微电子XX日期：20XX目录实验一、反相器电路的版图验证1)反相器电路2)反相器电路前仿真3)反相器电路版图说明4)反相器电路版图DRC验证5)反相器电路版图LVS验证6)反相器电路版图提取寄生参数7)反相器电路版图后仿真8)小结实验二、电阻负载共源放大器版图验证9)电阻负载共源放大器电路10)电阻负载共源放大器电路前仿真11)电阻负载共源放大器电路版图说明12)电阻负载共源放大器电路版图DRC验证13)电阻负载共源放大器电路版图LVS验证14)电阻负载共源放大器电路版图提取寄生参数15)电阻负载共源放大器电路版图后仿真16)小结实验一、反相器电路的版图验证1、反相器电路反相器电路由一个PMOS、NPOS管，输入输出端、地、电源端和SUB 端构成，其中VDD接PMOS管源端和衬底，地接NMOS管的漏端，输入端接两MOS管栅极，输出端接两MOS管漏端，SUB端单独引出，搭建好的反相器电路如图1所示。
图1 反相器原理图2、反相器电路前仿真通过工具栏的Design-Create Cellview-From Cellview将反相器电路转化为symbol，和schemetic保存在相同的cell中。
然后重新创建一个cell，插入之前创建好的反相器symbol，插入电感、电容、信号源、地等搭建一个前仿真电路，此处最好在输入输出网络上打上text，以便显示波形时方便观察，如图2所示。
图2 前仿真电路图反相器的输入端设置为方波信号，设置合适的高低电平、脉冲周期、上升时间、下降时间，将频率设置为参数变量F，选择瞬态分析，设置变量值为100KHZ，仿真时间为20u，然后进行仿真，如果仿真结果很密集而不清晰可以右键框选图形放大，如图3所示。
图3 前仿真结果3、反相器电路版图说明打开之前搭建好的反相器电路，通过Tools-Design Synthesis-Laout XL新建一个同cell目录下的Laout文件，在原理图上选中两个MOS管后在Laout中选择Create-Pick From Schematic从原理图中调入两个器件的版图模型。
集成电路版图设计_实验四习题
集成电路版图设计_实验四习题
实验四：
1、新建版图文件后需要进行栅格设置，栅格设置的路径是: ；
2、调用库中的NMOS器件，设置Length= ；Total width= ；Gate
connection= ；bodytie Type= , 方向为；
3、调用库中的PMOS器件，设置Length= ；Total width= ；Gate
connection= ；bodytie Type= , 方向为；
4、采用金属层和工具绘制电源VDD线和地线GND；
5、采用金属层连接PMOS和NMOS的栅极；
6、拉伸线条的命令是，快捷键是；
7、移动元器件的命令是，快捷键是；
8、缩小视图的命令是，快捷键是；
9、添加标尺的命令是，快捷键是；
10、Creat label采用的图层名称是；
10、对版图做DRC检查，命令的路径是；
11、说明DRC检查需要做哪些设置？gpdk090DRC规则加载的路径是什么？
12、DRC通常会做哪些规则检查？
13、LVS如何设置？。
集成电路版图设计习题答案第八章MOS场效应晶体管
集成电路版图设计习题答案第8章 MOS场效应晶体管【习题答案】1．请画出MOS晶体管的结构示意图。
答：2．请简述MOS晶体管各个版图层的作用。
●答：阱层（Well）：阱层定义在衬底上制备阱的区域。
NMOS管制备在P型衬底上，PMOS管制备在N型衬底上。
一块原始的半导体材料，掺入的杂质类型只能有一种，即该衬底不是N型就是P型。
如果不对衬底进行加工处理的话，该衬底只能制备一种MOS晶体管。
CMOS集成电路是把NMOS晶体管和PMOS晶体管制备在同一个硅片衬底上，为了能够制造CMOS集成电路，需要对衬底进行处理，利用掺杂工艺在衬底上形成一个区域，该区域的掺杂类型和衬底的掺杂类型相反，这个区域就称为阱。
●有源区层（Active）：有源区层的作用是在衬底上定义制作有源区的区域，该区域包括源区、漏区和沟道。
在衬底上淀积厚氧化层，利用光刻和刻蚀工艺在衬底上开窗口并把厚氧化层除去就可形成有源区，有源区之外的区域是场区。
显然，MOS管必须而且只能制备在有源区内。
●多晶硅层（Poly）：多晶硅层的作用是定义制作多晶硅材料的区域。
最早的MOS集成电路制造工艺只能制备一层多晶硅，而现在已经有能够制备两层多晶硅的工艺了。
对于双层多晶硅工艺，第一层多晶硅主要用来制作栅极、导线和多晶硅—多晶硅电容的下极板，第二层多晶硅主要用来制作多晶硅电阻和多晶硅－多晶硅电容的上极板。
双层多晶硅工艺具有多晶硅1和多晶硅2这两个版图层。
●P+注入层和N+注入层（P+implant和N+ implant）：P+注入层定义注入P+杂质离子的区域，而N+注入层定义注入N+杂质离子的区域。
由于NMOS晶体管和PMOS晶体管的结构相同，只是源漏区的掺杂类型相反。
同时，有源区层只是定义了源区、漏区和沟道的区域，却没有说明源区和漏区的掺杂类型。
P+注入层和N+注入层说明了注入杂质的类型，也就是说明了有源区的导电类型，实现了NMOS晶体管和PMOS晶体管的区分。
集成电路版图设计习题答案第二章集成电路制造工艺
集成电路版图设计习题答案第2章 集成电路制造工艺【习题答案】1．硅片制备主要包括（直拉法）、（磁控直拉法）和（悬浮区熔法）等三种方法。
2．简述外延工艺的用途。
答：外延工艺的应用很多。
外延硅片可以用来制作双极型晶体管，衬底为重掺杂的硅单晶（n +），在衬底上外延十几个微米的低掺杂的外延层（n ），双极型晶体管（NPN ）制作在外延层上，其中b 为基极，e 为发射极，c 为集电极。
在外延硅片上制作双极型晶体管具有高的集电结电压，低的集电极串联电阻，性能优良。
使用外延硅片可以解决增大功率和提高频率对集电区电阻要求上的矛盾。
图 外延硅片上的双极型晶体管集成电路制造中，各元件之间必须进行电学隔离。
利用外延技术的PN 结隔离是早期双极型集成电路常采用的电隔离方法。
利用外延硅片制备CMOS 集成电路芯片可以避免闩锁效应，避免硅表面氧化物的淀积，而且硅片表面更光滑，损伤小，芯片成品率高。
外延工艺已经成为超大规模CMOS 集成电路中的标准工艺。
3．简述二氧化硅薄膜在集成电路中的用途。
答：二氧化硅是集成电路工艺中使用最多的介质薄膜，其在集成电路中的应用也非常广泛。
二氧化硅薄膜的作用包括：器件的组成部分、离子注入掩蔽膜、金属互连层之间的绝缘介质、隔离工艺中的绝缘介质、钝化保护膜。
4．为什么氧化工艺通常采用干氧、湿氧相结合的方式？答：干氧氧化就是将干燥纯净的氧气直接通入到高温反应炉内，氧气与硅表面的原子反应生成二氧化硅。
其特点：二氧化硅结构致密、均匀性和重复性好、针孔密度小、掩蔽能力强、与光刻胶粘附良好不易脱胶；生长速率慢、易龟裂不宜生长厚的二氧化硅。
湿氧氧化就是使氧气先通过加热的高纯去离子水（95℃），氧气中携带一定量的水汽，使氧化气氛既含有氧，又含有水汽。
因此湿氧氧化兼有干氧氧化和en +SiO 2n -Si 外延层 n +Si 衬底水汽氧化的作用，氧化速率和二氧化硅质量介于二者之间。
实际热氧化工艺通常采用干、湿氧交替的方式进行。
集成电路版图设计习题答案第九章集成电路版图设计实例
第9章集成电路版图设计实例【习题答案】1．版图设计关于数字地和模拟地的考虑事项是什么？答：一般的模拟集成电路中，通常既有数字信号又有模拟信号，数字信号和模拟信号之间容易发生干扰。
在版图设计过程中，还要考虑地噪声对电路的影响。
即在整体版图的设计中，需着重考虑电路噪声问题，按照尽量降低噪声的原则进行电路的整体布局。
首先，在总体版图的布局上，尽量将数字部分远离模拟部分，如果总体电路中模拟部分偏多，则在版图设计中将数字部分放在靠边的位置，而且把模拟部分中最容易被数字干扰的部分放到离数字部分最远的位置，同时在数字部分和模拟部分中间用接地的衬底接触来进行隔离，反之亦然。
其次，采用隔离环设计，对每个单元模块都用一层接地的衬底接触，一层接电源的N阱构成的隔离环来进行隔离。
对于整个模拟部分和数字也分别采用相同的隔离环隔离，数字电路的隔离环可以吸收数字电路的衬底噪声，从而可以减少通过衬底串扰到模拟电路的衬底噪声。
隔离环包的层数越多，理论上吸收衬底噪声效果越好。
但是要避免数字电路的p隔离环紧靠模拟电路的p型隔离环，因为在这种情况下数字地的噪声会串扰到模拟地。
从而使模拟地受到干扰。
最后，除了数字模块之外的其它单元模块尽量将距离缩短，这样一方面能尽量地减少互连线经过别的区域引入噪声，同时也能降低引线过长引起电压信号的衰减。
2．总结自己的版图设计技巧和经验。
3. 共质心MOS管设计时的注意事项是什么？答：低精度要求可采用一维共质心，高精度要求必须采用二维共质心。
共质心设计时需保证MO管的对称性和电流通路的对称性。
4. 静电保护的种类以及版图设计注意事项。
答：常用的二极管式的静电保护分为两种方式，一种是用MOS晶体管连接成二极管形式的静电保护，一种利用CMOS工艺中二极管的静电保护。
在MOS型静电保护版图设计中，主要考虑以下几点：●MOS管要分成多个管，叉指结构，以便形成多支路共同放电。
●因为放电瞬间流经MOS管的电流特别大，构成整个放电通路的任何导线的宽度一定要有足够保证，而且CMOS工艺对于每个接触孔能通过的电流密度还有要求，因此还要保证放电通路导线上孔的数目应尽量多。
集成电路版图设计考试题目
集成电路版图设计考试题⽬1、集成电路版图设计师共设 4 个等级，分别是__版图设计员__、__助理版图设计师__、__版图设计师__、__⾼级版图设计师__。
2、元素周期表中⼀些元素（如硅锗）的电学特性介于⾦属与⾮⾦属之间，叫__半导体__。
3、标准双极⼯艺基区⽅块电阻的典型范围为__100 ~ 200 ?/□__。
4、发射区电阻必须置于适合的隔离岛中，通常的做法是发射区电阻制作在基区扩散内，基区扩散⼜制作在⼀个__N阱__内。
5、在零偏压下，这种电容能提供较⼤的单位⾯积电容（典型值为 0.8fF/um2）,但这种电容会随着反偏电压的增⼤⽽逐渐__减⼩__。
6、使⽤⾼介电常数的电介质，利⽤相对较⼩的区域制作__⼤电容器__。
7、结电容通常作在隔离岛内，隔离岛必须制作接触以确保集电结__反偏__，该接触也是的集电结和发射结并联，从⽽增⼤了总电容。
8、品质因数的⼀般性原则寄⽣效应越⼩，Q__越⼤__。
9、集电极开路时发射结击穿电压表⽰为 VEBO。
对于标准双极型⼯艺制造的 NPN晶体管，VEBO⼤约 __7V__左右。
10、当 NPN 晶体管的发射结和集电结都处于正偏时就会进⼊__饱和⼯作__状态。
11、发射结齐纳⼆极管的发射区通常为圆形或椭圆形。
采⽤圆形是为了防⽌发射区拐⾓处的__电场增强__。
12、使⽤N型外延层，必须加⼊深的轻掺杂P型扩散区⽤于制作 __NMOS___ 晶体管13、MOS晶体管是__4__端器件。
14、器件的⼏何图形加⼯精确的介质物理学对图像的⼤⼩和__层次__15、集成电路版图设计步骤：__线路图__、___版图__、__DRC__、__LVS__16、LayOut的含义是指：___版图__17、集成电阻通常由扩散或者沉淀层形成，通常可以⽤厚层⼀定的薄膜作为模型，因此习惯上把电阻率和厚度合成⼀个单位，称为__⽅块电阻__。
18、由于其较⼩的⽅块电阻，发射区是唯⼀适合于制作较⼩电阻（0.5 ~ 100?）的区域。
集成电路版图设计(反向提取与正向设计)
集成电路设计综合实验报告班级：微电子学1201班姓名：学号：日期：2016年元月13日一.实验目的1、培养从版图提取电路的能力2、学习版图设计的方法和技巧3、复习和巩固基本的数字单元电路设计4、学习并掌握集成电路设计流程二.实验内容1. 反向提取给定电路模块（如下图所示），要求画出电路原理图，分析出其所完成的逻辑功能，并进行仿真验证；再画出该电路的版图，完成DRC验证。
2. 设计一个CMOS结构的二选一选择器。
（1）根据二选一选择器功能，分析其逻辑关系。
（2）根据其逻辑关系，构建CMOS结构的电路图。
（3）利用EDA工具画出其相应版图。
（4）利用几何设计规则文件进行在线DRC验证并修改版图。
三.实验原理1. 反向提取给定电路模块方法一:直接将版图整体提取（如下图）。
其缺点：过程繁杂,所提取的电路不够直观,不易很快分析出其电路原理及实现功能。
直接提取的整体电路结构图方法二：将版图作模块化提取，所提取的各个模块再生成symbol，最后将symbol按版图连接方式组合成完整电路结构（如下图）。
其优点：使电路结构更简洁直观、结构严谨、层次清晰，更易于分析其原理及所实现的功能。
CMOS反相器模块CMOS反相器的symbolCMOS传输门模块 CMOS传输门的symbolCMOS三态门模块 CMOS三态门的symbolCMOS与非门模块 CMOS与非门的symbol各模块symbol按版图连接方式组合而成的整体电路经分析可知，其为一个带使能端的D锁存器，逻辑功能如下:①当A=1，CP=0时，Q=D，Q—=D—；②当A=1，CP=1时，Q、Q—保持；③当A=0，Q=0，Q—=1。
2.CMOS结构的二选一选择器二选一选择器（mux2）的电路如图所示，它的逻辑功能是：①当sel=1时，选择输入A通过，Y=A；②当sel=0时，选择输入B通过，Y=B。
二选一选择器（mux2）由三个与非门（nand）和一个反相器（inv）构成(利用实验1 的与非门和反相器symbol即可)。
模拟集成电路版图基础
Ｎ阱电容
• 在场效应管的栅极和衬底之间，存在寄生电容。 称之为恶性寄生。但是，如果正好需要电容，这 个寄生是需要的。
金属电容
• 扩散电容缺点：
– 传递噪声：扩散电容在PN 结上会有一个寄生电容。任 何输入到扩散电容底部平行板上的信号将会自动耦合 到衬底上。在电路设计中有些情况，需要一个电容器 阻断直流信号，但是允许交流信号传输到下个电路块。
层与层间的寄生电容
• 寄生包括：
– 层对衬底形成寄生，层与层之间，层与层的侧面之间等等。 – 在ASIC 设计中，会用到自动布局布线工具，有些金属连线常常直接从某
个功能块上通过，如图3-3 所示。这是因为，数字集成电路为了节约芯片 面积，减少流片成本，而不得已为之。
• 在模拟集成电路中：
– 常常需要把敏感的信号线互相隔离开来，使它们不会互相影响。 – 所以为了减少寄生对电路的干扰，就需要在作版图时，最好不要到处布
– 它不仅具有寄生效应小 – 与偏置电压无关 – 低的温度系数 – 单位面积的电容值很高。
– 在制作固定面积金属电容中，交叉金属来得到 更大电容的方法同样可以用在POLY 电容中， 我们形象的称之为“三明治电容”
几种集成电容的比较
电阻电容画法实例: 电阻画法实例
• 现在以1.5K 和250Ω的Poly 电阻为例，介绍一下电阻的画 法。 – 首先查到Poly 的方块电阻值为25Ω/□ – 先做一个电阻单元，Poly 宽为2u,长为40u,两端通过引 线孔用金属引出。此电阻阻值为500Ω。
• 金属电容
– 大多数信号电容会由金属制成。这可以消除PN 结，可 以消除寄生二极管带来的电容。电容依赖性也将得到 消除。
金属电容
• 为了保证上部平行板和下部平行板没有短接，几乎所有的IC 工 艺都有一个非常厚的金属介质层。
集成电路基础工艺和版图设计测试试卷
集成电路基础工艺和版图设计测试试卷（考试时间：60分钟，总分100分）第一部分、填空题（共30分。
每空2分）1、NMOS是利用电子来传输电信号的金属半导体；PMOS是利用空穴来传输电信号的金属半导体。
2、集成电路即“IC”，俗称芯片，按功能不同可分为数字集成电路和模拟集成电路，按导电类型不同可分为双极型集成电路和单极型集成电路，前者频率特性好，但功耗较大，而且制作工艺复杂，不利于大规模集成；后者工作速度低，但是输入阻抗高、功耗小、制作工艺简单、易于大规模集成。
3、金属(metal)—氧化物(oxid)—半导体(semiconductor)场效应晶体管即MOS管，是一个四端有源器件，其四端分别是栅极、源极、漏极、背栅。
4、集成电路设计分为全定制设计方法和半定制设计方法，其中全定制设计方法又分为基于门阵列和标准单元的设计方法，芯片利用率最低的是基于门阵列的设计方法。
第二部分、不定项选择题（共45分。
每题3分，多选，错选不得分，少选得1分）1、在CMOS集成电路中，以下属于常用电容类型的有（ABCD）A、MOS电容B、双层多晶硅电容C、金属多晶硅电容D、金属—金属电容2、在CMOS集成电路中，以下属于常用电阻类型的有（ABCD）A、源漏扩散电阻B、阱扩散电阻C、沟道电阻D、多晶硅电阻3、以下属于无源器件的是（CD ）A、MOS晶体管B、BJT晶体管C、POL Y电阻D、MIM电容4、与芯片成本相关的是（ABC）A、晶圆上功能完好的芯片数B、晶圆成本C、芯片的成品率D、以上都不是5、通孔的作用是（AB ）A、连接相邻的不同金属层B、使跳线成为可能C、连接第一层金属和有源区D、连接第一层金属和衬底6、IC版图的可靠性设计主要体现在（ABC）等方面，避免器件出现毁灭性失效而影响良率。
A、天线效应B、闩锁（Latch up）C、ESD(静电泄放)保护D、工艺角（process corner）分析7、减小晶体管尺寸可以有效提高数字集成电路的性能，其原因是（AB）A、寄生电容减小，增加开关速度B、门延时和功耗乘积减小C、高阶物理效应减少D、门翻转电流减小8、一般在版图设计中可能要对电源线等非常宽的金属线进行宽金属开槽，主要是抑制热效应对芯片的损害。
实验38 模拟集成电路的版图设计
实验38 模拟集成电路的版图设计模拟集成电路设计是现代集成电路设计的重要组成部分。
模拟集成电路的版图设计是模拟集成电路设计环节中的重要关键环节。
模拟集成电路版图设计的优劣直接影响着整个集成电路的性能和设计的成败。
本实验要求学生在系统地学习了《半导体物理》、《场效应器件物理》、《模拟集成电路设计》和《集成电路制造技术》等专业知识的基础上，使用Tanner公司设计开发的集成电路版图设计工具Ledit软件，独立完成CMOS模拟集成电路单元的版图设计和布局工作，提高模拟集成电路版图设计和布局能力，强化对模拟集成电路制造技术的理解和知识运用能力，培养学生初步的模拟集成电路版图设计能力。
一、实验原理1. 模拟集成电路版图中的器件与设计规则在模拟集成电路中，主要器件有NMOS、PMOS、NPN和PNP晶体管，二极管、电阻和电容等。
这些器件在Ledit软件中，实现的方法存在较大差异，但都是遵循器件的定义实现的。
器件的定义存储在以.ext为后缀的器件萃取文件中。
在Ledit软件环境下，P型衬底N阱CMOS 2P2M工艺下(两层多晶两层金属)，模拟集成电路版图中器件的设计规则，除去与数字集成电路版图设计中通用的规则外，主要还有：NPN、PNP晶体管设计规则、电容设计规则和电阻设计规则等，表38.1中摘录了这些规则中的部分内容。
使用这些设计规则可以实现NPN、PNP、MOS电容和电阻等器件版图。
=1.0μm部分设计规则表38.1 P型衬底N阱CMOS工艺下，182在绘制模拟集成电路版图时，所绘制的各种基本图形尺寸不能小于这些设计规则要求的尺寸，否则将导致设计规则错误。
在Ledit软件环境下，完成设计规则检查的功能称为设计规则检查（Design Rule Check，DRC）。
在集成电路版图绘制过程中，需要经常性地使用DRC功能来检查版图是否存在错误，这样做可以避免同时有太多违反设计规则的错误产生，决定着版图的完成效率和完成质量。
集成电路版图设计_实验二习题
实验二：1、NMOS直流工作点仿真1）偏置电压设置：Vgs= ；Vds= ；2）NMOS沟道尺寸设置：Wnmos= ；Lnmos= ；3）直流工作点仿真结果：Igs= ；Ids= ；Vt= ；NMOS工作在工作区域；4）在衬底和源极之间添加电压源Vsb=200 mV，观察Igs= ；Ids= ；Vt= ；NMOS 工作在工作区域；5）修改Vgs使NMOS工作在截止区，此时Vgs可选的电压范围为：；2、NMOS直流扫描仿真1）在直流仿真下设置扫描参数为电压Vds，扫描电压范围为到；扫描步长为；仿真输出Ids为纵坐标、Vds为横坐标的波形曲线；观察Vds对Ids的影响；2）在上述步骤的基础上，采用Tool菜单下的Parametric Analysis工具，设置Vgs为第二个扫描变量，扫描电压范围为到；扫描步长为；仿真输出Ids为纵坐标、Vds 为横坐标、Vgs为第二变量的波形曲线；观察Vgs对Ids的影响；画出NMOS的三个工作区域的范围；3）修改第二扫描变量为NMOS的栅极宽度，变量名称为Wnmos; 扫描宽度范围为到；扫描步长为；仿真输出仿真输出Ids为纵坐标、Vds为横坐标、Vnmos为第二变量的波形曲线；观察Wnmos对Ids的影响；试用理论分析这一现象；4）采用session菜单保存仿真设置。
3、PMOS直流工作点仿真1）偏置电压设置：Vgs= ；Vds= ；2）PMOS沟道尺寸设置：Wpmos= ；Lpmos= ；3）直流工作点仿真结果：Igs= ；Ids= ；Vt= ；PMOS工作在工作区域；4）在衬底和源极之间添加电压源Vbs=200 mV，观察Igs= ；Ids= ；Vt= ；PMOS 工作在工作区域；5）修改Vgs使PMOS工作在截止区，此时Vgs可选的电压范围为：；4、PMOS直流扫描仿真1）在直流仿真下设置扫描参数为电压Vds，扫描电压范围为到；扫描步长为；仿真输出Ids为纵坐标、Vds为横坐标的波形曲线；观察Vds对Ids的影响；2）在上述步骤的基础上，采用Tool菜单下的Parametric Analysis工具，设置Vgs为第二个扫描变量，扫描电压范围为到；扫描步长为；仿真输出Ids为纵坐标、Vds 为横坐标、Vgs为第二变量的波形曲线；观察Vgs对Ids的影响；画出PMOS的三个工作区域的范围；3）修改第二扫描变量为PMOS的栅极宽度，变量名称为Wpmos; 扫描宽度范围为到；扫描步长为；仿真输出仿真输出Ids为纵坐标、Vds为横坐标、Vgs为第二变量的波形曲线；观察Wpmos对Ids的影响；试用理论分析这一现象；4）采用session菜单保存仿真设置。
集成电路版图设计习题答案第六章二极管与外围器件
第6章二极管与外围器件【习题答案】1．在标准CMOS集成电路制造工艺下，二极管主要包括（衬底二极管）和（阱二极管）两种。
2．请画出标准CMOS工艺的环状结构二极管的版图示意图。
答：图环状结构衬底二极管示意图图环状结构阱二极管示意图3．请解释衬底二极管和阱二极管在集成电路中作用的区别。
答：衬底二极管与阱二极管制作的方法不同，二者的作用也不相同。
以CMOS P型衬底N阱工艺为例，由于P型衬底必须接电路的最低电位，才能保证整个芯片上电路的正常工作，因此衬底二极管只能应用于ESD保护中输入到负电源的保护通路。
而阱二极管制作在N阱里，对于N阱工艺，N阱可以接最高电位，也可不接最高电位。
如果接最高电位，将形成ESD保护中的输入到正电源的保护通路。
如果不接最高电位，则可将其应用于一般电路中。
4．请分析静电放电对MOS集成电路的损坏。
答：当一高电势的带电体接触到电路的外引脚时，静电放电（ESD）现象就会发生。
由于MOS器件的栅极下面存在二氧化硅层，所以具有极高的绝缘电阻。
当在栅极发生静电放电而栅极又处于浮置状态时，静电感应的电荷无法很快地泄放掉，而该氧化层又非常薄，静电感应电荷使得栅极与衬底之间会产生非常高的电场，一旦该电场强度超过栅极氧化层的击穿电压，则会发生栅极击穿导致MOS器件损坏。
栅极氧化层被击穿后，栅极与沟道之间的电阻变得很低，而且栅极失去了对沟道电流的控制，MOS管失效了。
MOS器件遭受静电放电后产生的破坏除了栅极击穿外，还包括PN结击穿。
MOS管的源和漏与衬底之间依靠PN结来隔离，如果静电放电发生在源或漏的PN结处，无论PN结是正偏还是反偏，一旦PN结流过很大的电流，PN结就可能烧毁，造成源或漏与衬底的短路，MOS管失效。
5. 请画出静电放电保护电路示意图，并解释其工作原理。
答：图利用二极管和电阻构成的静电放电保护电路该静电放电保护电路的工作原理是利用二极管的正向导通、反向截止将输入电压的幅度控制在一定的范围内，从而避免高电压对内部电路的损害。
1+X集成电路理论练习题库与答案
1+X集成电路理论练习题库与答案一、单选题（共39题，每题1分，共39分）1.晶圆检测工艺中，6英寸的晶圆进行晶圆墨点烘烤时，烘烤时长一般为（）分钟。
A、5B、1C、10D、20正确答案：A2.Cadence中库管理由高到低分别是（）。
A、库-单元-视图B、库-视图-单元C、单元-库-视图D、单元-视图-库正确答案：A3.管装装内盒时，在内盒上贴有( )种标签。
A、1B、2C、3D、4正确答案：B答案解析：管装内盒上的标签有合格标签和含芯片信息的标签。
4.在Altium Designer软件中完成电路设计之后，为了验证所布线的电路板是符合设计规则的，现在设计者要运行（）。
A、Board Layers &ColorsB、Design Rule CheckC、Project Outputs for MultivibratorD、PCB Rules and constraints Editor正确答案：B5.在原理图编辑器内，执行Tools→Footprint Manager命令，显示（）。
A、Navigator面板B、封装管理器检查对话框C、工程变更命令对话框D、Messages窗口正确答案：B6.载入元件库：Altium Designer系统默认打开的元件库有两个：常用分立元器件库（）；常用接插库（）。
A、Devices.IntLib；Miscellaneous Connectors.IntLibB、Devices.IntLib；Connectors.IntLibC、Miscellaneous Devices.IntLib；Connectors.IntLibD、Miscellaneous Devices.IntLib；Miscellaneous Connectors.IntLib正确答案：D7.{以串行测试为例，假设A,B轨道测试合格，C轨道测试不合格，芯片移动的路线是（）。
}A、A测试轨道→分选梭1→B测试轨道→分选梭2→C测试轨道→分选梭3→D合格轨道→分选梭4→不良品料管；B、A测试轨道→分选梭1→B测试轨道→分选梭2→C不合格轨道→分选梭3→D不合格轨道→分选梭4→不良品料管；C、A测试轨道→分选梭1→B测试轨道→分选梭2→C不合格轨道→分选梭3→D不合格轨道→分选梭4→不良品料管D、A测试轨道→分选梭1→B测试轨道→分选梭2→C测试轨道→分选梭3→D不合格轨道→分选梭4→不良品料管正确答案：D答案解析：重力式分选机进行串行测试时，A,B轨道测试合格，C轨道测试不合格，芯片移动的路线是：分选梭1将A轨道测试合格的芯片送入B 测试轨道，B轨道测试合格后，分选梭2将芯片送人C测试轨道，C轨道测试不合格后，分选梭3将芯片送入D不合格轨道，分选梭4将芯片放入不良品料管中。
3.2模拟集成电路设计-差分放大器版图
集成电路设计实习Integrated Circuits Design LabsI t t d Ci it D i L b单元实验三（第二次课）模拟电路单元实验－差分放大器版图设计2007-2008 Institute of Microelectronics Peking University实验内容、实验目的、时间安排z实验内容：z完成差分放大器的版图z完成验证：DRC、LVS、后仿真z目的：z掌握模拟集成电路单元模块的版图设计方法z时间安排：z一次课完成差分放大器的版图与验证Institute of Microelectronics, Peking University集成电路设计实习－单元实验三Page1实验步骤1.完成上节课设计放大器对应的版图对版图进行、检查2.DRC LVS3.创建后仿真电路44.后仿真（进度慢的同学可只选做部分分析）z DC分析：直流功耗等z AC分析：增益、GBW、PMz Tran分析：建立时间、瞬态功耗等Institute of Microelectronics, Peking University集成电路设计实习－单元实验三Page2Display Optionz Layout->Options->Displayz请按左图操作Institute of Microelectronics, Peking University集成电路设计实习－单元实验三Page3由Schematic创建Layoutz Schematic->Tools->DesignSynthesis->Layout XL->弹出窗口->Create New->OK>选择Create New>OKz Virtuoso XL->Design->Gen FromSource->弹出窗口z选择所有Pinz设置Pin的Layerz UpdateInstitute of Microelectronics, Peking University集成电路设计实习－单元实验三Page4对管的共质心画法：相对位置放置z设A管、B管为对管，共8个Multiplier将管的前个p合在一起，置于左上角z A4Multiplierz将A管的后4个Multiplier合在一起，置于右下角z将B管的前4个Multiplier合在一起，置于右上角z将B管的后4个Multiplier合在一起，置于左下角ABABInstitute of Microelectronics, Peking University集成电路设计实习－单元实验三Page5对管的共质心画法：层间互连单元的调用z调用单元z CSMC05MS中的POLY_M1z View为symbolicz设置z Column：Contact列数C l C t tz Row：Contact行数z其余可供调用的层间互连单元z DIFF_M1DIFF M1z M1_M2z M2_M3z Ntapz PtapInstitute of Microelectronics, Peking University集成电路设计实习－单元实验三Page6对管的共质心画法：连线z A管中前4个Multiplier的连线pz挪动B管前4个Multiplier的位置，复制上图中的相关连线（注意：使用上下镜像功能）z按c，鼠标左键拉框，选定一组连线z按F3，选择上下镜像z将复制后的连线放到合适的位置Institute of Microelectronics, Peking University集成电路设计实习－单元实验三Page7对管的共质心画法：连线、隔离z使用ptap将N型MOSFET围起来z固定衬底电压、隔离数字干扰ABABInstitute of Microelectronics, Peking University集成电路设计实习－单元实验三Page8Ntap、ptap的尺寸z尺寸：z Tap lengthz Tap widthz根据需要设置Institute of Microelectronics, Peking University集成电路设计实习－单元实验三Page9显示未完成的连线：查找未完成的连线时使用z Connectivity->Show IncompleteNetsz未完成的连线Listz红框表示该连线被Selectedz放大显示未完成的连线z未完成连线的相关信息Institute of Microelectronics, Peking University集成电路设计实习－单元实验三Page10查找DRC错误标识z Verify->Markers->Find，弹出窗口设置z Zoom To Markersz按Apply显示当前DRC错误标识，按Next显示下一个标识z回到版图窗口，按Shift+z缩小显示目标，查看标识的具体原因Institute of Microelectronics, Peking University集成电路设计实习－单元实验三Page11查找LVS的未匹配处z首先：LVS结束后，查看Output结果z若查看结果很难找出未匹配处，请按如下方法查找1.打开电路的extracted view2.在extracted view中:Verify>LVS>Error Display，弹出窗口2extracted view:Verify->LVS->Error Display3.设置Auto-Zoom，按First、Next可显示LVS失配（佐以shift+z）4.记录失配原因与坐标，回到Layout View查看该坐标处的版图信息4Layout ViewInstitute of Microelectronics, Peking University集成电路设计实习－单元实验三Page12后仿真（第一步）：Build Analog1.复制某单元的Layout View到新单元2.执行Extract3.LVS双方均填写extracted4.Run & Build Analog5.Include All & OKInstitute of Microelectronics, Peking University集成电路设计实习－单元实验三Page13后仿真（第二步）：Create Symbol1.打开任意一个Schematic View2.Design->Create Cellview->FromCellview，弹出右上窗口3.点击Browse，弹出右下窗口4.选后仿单元的Analog_extracted参考由Schematic生成SymbolInstitute of Microelectronics, Peking University集成电路设计实习－单元实验三Page14后仿真（第三步）：仿真设置1.调用analog_extracted生成的symbol，创建仿真电路启动（g g）2.ADE Analog Design Environment3.ADE->Setup-> Environment，弹出窗口4.在Switch View List中添加analog_extracted4Switch View List analog extractedInstitute of Microelectronics, Peking University集成电路设计实习－单元实验三Page15。
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实验三：
1、反相器直流工作点仿真
1）偏置电压设置：Vin=1V；Vdd=2V；
2）NMOS沟道尺寸设置：Wnmos= ；Lnmos= ；
3）PMOS沟道尺寸设置：设置PMOS的叉指数为3，每个叉指的宽度为变量wf；这样Wpmos=3*wf；设置wf=Wnmos；Lpmos= ；
4）直流工作点仿真结果：Ids= ；Vout= ；NMOS工作在工作区域；PMOS 工作在工作区域；该反相器的功耗为；
2、反相器直流工作点扫描设置
1）偏置电压设置：Vin=1V；Vdd=2V；
2）在直流仿真下设置Wnmos= ；Lnmos= ；扫描参数为PMOS的叉指宽度wf，扫描范围为到；扫描步长为；仿真输出wf为横坐标、Vout为纵坐标的波形曲线；
观察wf对Vout的影响；
3）在上述步骤的基础上，记录输出电压Vout=1V时对应的PMOS的叉指宽度wf= ；
3、扫描反相器的直流电压转移特性
1）在上述步骤的基础上，记录Ids= ；该反相器的功耗Pdc= ；
2）扫描参数为Vin，扫描电压范围为到；扫描步长为；仿真输出Vin为横坐标、Vout为纵坐标的波形曲线；观察Vin对Vout的转移特性；结合理论分析在转移特性曲线上标出A、B、C、D、E五个工作区域；
3）扫描参数为Vin，扫描电压范围为到；扫描步长为；仿真输出Vin为横坐标、Ids为纵坐标的波形曲线；观察Vin对Ids的转移特性；结合理论分析反相器的静态功耗和动态功耗；
4、仿真反相器的瞬态特性
1）为反相器设置负载电容为；
2）设置Vin为Vpluse信号源，高电平为；低电平为；Rise time= ；Fall time= ；
周期为；
3）设置瞬态仿真stop time= ；step= ；maxstep= ；
4）观察仿真结果，该反相器的传输延迟= ；。