CPLD课程实验报告

CPLD课程学习报告八周的CPLD及电子CAD实验结束了，回忆着过去八周的学习，收获很多。

这八周的学习，是我从一个对CPLD完全没有概念的人变得能完成数字时钟及其扩展，其中虽然遇到了很多困难，但当困难被克服，实验结果出来是的喜悦是难以言状的。

下面，分别讲述这八次课的收获和心得。

学习上，学到了知识，肯定是不小的收获，但在学习之外，我也收获了很多，首先，做实验的时候是既有分组又有合作的的，说道合作，我们了解了一个团队协作的重要性，开始的时候，由于和搭档不认识，出现过一些矛盾，但后来，我们明白了，只有协作，才能更好的完成一项工作。

所以，这是我的一个很重要的收获。

回归正题，讲讲学习的收获。

首先，实验所使用的软件是：MAX+PLUSII,共完成了数字时钟及其调时，整点报时，秒表和闹钟的应用等，分别应用了文字及图形的编程方法，将所设计的电路功能下载到EPIK30TC144-1器件，以实现我们所需要的功能。

数字时钟可实现的功能1、时、分、秒六位数码管显示（标准时间23点59分59秒）；2、具有小时、分钟校准功能；整点报时：55，56，57，58，59低音响，整点高音，间断振铃(嘟--嘟--嘟--嘟--嘟--嘀)。

3、跑表:最大计时99秒99毫秒。

独立的跑表功能，不影响数字钟正常工作。

4、定时闹钟：可在00:01到23:59之间由用户设定任一时间，到时报警。

第一课：10进制、6进制计数器对于以上计数器，采用VHDL代码书写，（截屏如下）图一：10进制VHDL文本在书写VHDL文本时，应当注意文字的准确性和无错误，最值得注意的是：保存文本时应注意其文件扩展名一定要为VHD，且要注意前后文件明要保持一致。

文本通过调试无错误后，接着要分配管脚，启动MAX+PLUS~Floorplan Editor菜单命令，分别通过老师所给的管脚分配表分配管脚（如图二）。

值得注意的是：在我们实验时，开始界面右边没有出现管脚代号，万分着急，结果，通过老师的指导，我们知道了，我们需要在Layout~last compilation floorplan,底层图编辑器将显示由最后一次编辑产生的不可编辑的视图，是该视图被存储在适配文件中。

图二：10进制管脚分配图完成后，首先启用MAX+PLUS~programmer菜单，选择JTAG~Multi-Device JTAG chain菜单项；再点击Sellect program file按钮，选择要下载的配置文件sof. 然后点击add按钮添加到列表中，点击OK即可。

再出现的对话框中点configure,即可完成器件编程。

（见图三）对于6进制计数器，只数显示0~5五个数字，因此，对于十进制，当m达到1001时再返回到0000，而六进制，当m到0101时再返回到0000。

因此，在10进制的基础上，再作适当的修改即可得到六进制计数器。

因此，六进制的为：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity hl61_cnt6 isport(clk,clr,en:in std_logic;q:out std_logic_vector(3 downto 0);carry:out std_logic);end;architecture one of hl61_cnt6 issignal m:std_logic_vector(3 downto 0);beginprocess(clk,clr,en)beginif clr='1' thenm<="0000";elsif clk'event and clk='1' thenif en='0' thenif m="0101" thenm<="0000";carry<='1';图三：六进制下载结果小结：这次课的学习，让我们学习到了VHDL语言的它使用激六进制、十进制计数器的做法。

VHDL语言简洁、已修改，可读性强，我们应当好好掌握其使用方法第二课: 60进制、24进制计数器及二选一电路在第一课的基础上，通过一定修改，可以做出60进制和24进制计数器，以备以后做使用。

在此过程中，应当注意的是：60进制应当分几个部分讨论，编写VHDL语言时，应注意思路和编写的语言都清晰、可读性强，以防出现错误代之结果无法正确显示出来。

图四：60进制计数器VHDL对于二选一电路，其基本原理是：对于mux2设A、B两输入端口和高低电平输入口S，对于输出Y，当S=0，则Y输出A的值，否则输出B。

对于输出K，当A=B，K为高电平，否则，K为低电平。

第三课：数字钟设计数字钟的实验原理是：时钟计数：秒——60进制BCD码计数；分——60进制BCD码计数；时————24进制BCD码计数。

因此，对于数字钟的制作，可以采用gdf图形编写。

首先创建一个新的Graphic Editor file,然后调出24进制图件一个，60进制两个，连接电路图，图形如下图五：图五：数字钟当编译通过后再分配管脚，接下来过程与十进制做法类似。

进行器件编程后，既可以在器件上显示最大时间为23:59:59的数字时钟。

并且，通过File~create default保存后可以调出数字钟的图形文件。

如下图六：图六：数字时钟的图形文件注意：文件保存时要相当小心，首先，要保证文件存在同一个文件夹中，我们当时就出现了这样的错误，把不同的文件放在不同的文件夹中，结果导致调用图形文件时文件无法正确使用，是我们走了一段曲折路浪费了不少的时间，再者，文件名一定不能用中文名。

最后，VHD和GDF文件都一定要与前面的总文件名保持一致，可以用便捷方法：File~project~第二项来调节。

第四课：数字钟的调分调时功能上述数字钟完成以后，他只有清零功能，不具有其他功能，而在我们生活中的包具有多种功能，因此，我们还得设计其他功能。

首先，设计调分调时功能，因此，在上述数字钟的基础上，应将代表时钟的24进制计数器和代表分钟的60进制计数器的clk端分别连上外部控制按钮，其gdf图如下：图七：调分调时功能数字钟调用输入端的指令是：input输出端：output与门：and2或门：or2注意：如果设计项目项目你面含有多个子文件，应先对各低层文件设置成工程，编译并存盘以备后用，并要保证双击顶层文件时底层文件能够显示出来，如果双击后无法显示，应进行检查，看调用文件和存盘时是否出现问题，如果出现问题应及时修正，以防影响后续工作的顺利进行。

完成上面的以后，可以得到有调分调时功能的新数字钟图形文件，截图如下：图九：调分调时功能数字钟图形文件第五课：整点报时功能和选择器首先，对于新的功能的加入，就会用到选择器，所以，我们设计了3选1,2选1的选择器;2选1VHDL代码：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity hl61_mux2 isport (s: in std_logic;a,b,c,d,e,f,pa,pb,pc,pd,pe,pf:in std_logic_vector(3 downto 0);ca,cb,cc,cd,ce,cf:out std_logic_vector(3 downto 0));end;architecture one of hl61_mux2 isbeginprocess(a,b,c,d,e,f,pa,pb,pc,pd,pe,pf,s)beginif s='0' thenca<=a;cb<=b;cc<=c;cd<=d;ce<=e;cf<=f;else ca<=pa;cb<=pb;cc<=pc;cd<=pd;ce<=pe;cf<=pf;end if;end process;end;以上二选一的文件，可以是数字钟中同时实现不同的功能，对于数字钟的整点报时功能，我们还需要设计一个可以使器发出声音的则整点报时程序，如下：ibrary ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity hl61_zdbs1 isport (a,b,c,d:in std_logic_vector(3 downto 0);kdo,kd: out std_logic);end;architecture one of hl61_zdbs1 isbeginprocess(a,b,c,d)beginif a>"0100"and b="0101" and c="1001" and d="0101"then kdo<='1';elsekdo<='0';if a="0000" and b="0000" and c="0000" and d="0000"then kd<='1';elsekd<='0';end if;end if;end process;end;做出以上准备之后，我们可以在之前做的调分调时数字钟的基础上，通过与门的连接，做出具有整点报时功能的新的数字钟，他可以在到达59分55、56、57、58、59秒低音响，整点高音响，并且间断响铃，得到的新数字钟图形文件如下：图十：整点报时数字钟注意：在所写的VHDL文件中所设定的低音和高音代码一定要清楚区分，一边在连接电路时连接错误，我们当时就出现了这样的错误，两种代接反了，结果使得其先出现高音响后出现低音响的错误，这也让我们吸取了教训，我们字儿程序实施一定要做到清晰可读，并且连接电路时一定要小心!第六课：分频器和跑表在我们设计的数字钟中，秒的输入信号是1HZ时钟信号，秒的前一级是100进制的秒表他的输入是100hz时钟，而装置上却没有100hz频率供选择，只有通过分频器的得到，因此我们设计了3000分频的分频器，其代码为：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity hl61_3000fp isport(clk:in std_logic;carry:out std_logic);end;architecture one of hl61_3000fp issignal m:std_logic_vector(11 downto 0);beginprocess(clk)beginif clk'event and clk='1' thenif m="101110110111" thenm<="000000000000";carry<='1';else m<=m+1;carry<='0';end if;end if;end process;end one;接着，我们需要做的是跑表，它最大计时99秒99毫秒，所以，通过编写，我们得到了跑表的VHDL代码：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity hl61_paobiao isport(clk,clr,en:in std_logic;mmg,mms,mmb,mg,ms,fg,fs:out std_logic_vector(3 downto 0));end;architecture one of hl61_paobiao issignal mmg1,mms1,mmb1,mg1,ms1,fg1,fs1:std_logic_vector(3 downto 0);beginprocess(clk,clr,en)beginif clr='1' thenmmg1<="0000";mms1<="0000";mmb1<="0000";mg1<="0000";ms1<="0000";fg1<="0000";fs1<="0000";elsif clk'event and clk='1' thenif en='0' thenif mmg1="1001" thenmmg1<="0000";mms1<=mms1+1;elsemmg1<=mmg1+1;end if;if mms1="1001" thenmms1<="0000";mmb1<=mmb1+1;end if;if mmb1="1001" thenmmb1<="0000";mg1<=mg1+1;end if;if mg1="1001" thenmg1<="0000";ms1<=ms1+1;end if;if ms1="1001" thenms1<="0000";fg1<=fg1+1;end if;if fg1="1001" thenfg1<="0000";fs1<=fs1+1;end if;if fs1="1001" thenfs1<="0000";fg1<="0000";ms1<="0000";mg1<="0000";mmb1<="0000";mms1<="0000";mmg1<="0000";end if;end if;end if;end process;mmg<=mmg1;mms<=mms1;mmb<=mmb1;mg<=mg1;ms<=ms1;fg<=fg1;fs<=fs1;end;秒表只是数字钟的一个子功能，因此也得和数字钟相联系，对于这两个元件，我们可以通过上面的二选一相连接，图形如下：图11：跑表与数字钟对于上述的图形，两者可以通过S进行二选一操作，通过S输入的为高电平或低电平，进行功能的转换。