eda技术课程总结与心得--整理版

1、FPGA芯片的发展主要体现在哪几个方面？未来的发展趋势是什么？
(1) 大容量、低电压、低功耗
(2) 系统级高密度
(3) FPGA和ASIC出现相互融合。

(4) 动态可重构
2、EDA技术的优势是什么？
缩短开发周期，有各类库的支持，简化逻辑设计，有利于设计文档的管理，能仿真测试，开发者有自主权，将所有开发环节纳入统一的自顶向下的设计中，有效的利用了计算机的自动设计能力。

3、EDA的设计流程包括哪几个环节？
①设计输入（原理图/HDL文本编辑）②综合③FPGA/CPLD 适配④时序仿真与功能仿真⑤FPGA/CPLD编程下载⑥FPGA/CPLD器件电路硬件检测。

4、硬件描述语言的种类有哪些？
VHDL 、Verilog HDL、SystemVerilog、System C 等
5、自顶向下设计方法的优点是什么？
过程大部分由计算机完成，可植性强，便于系统的优化和升级，以及对模型进行及时的修改，以改进系统或子系统的功能，更正设计错误，提高目标系统的工作速度，减小面积耗用，降低功耗和成本等。

在EDA技术应用中，自顶向下的设计方法，就是在整个设计流程中各设计环节逐步求精的过程。

高效，高稳定性，省时省力，成本较低。

6、ip核可分为哪几类？
①软IP 、②固IP、③硬IP
7、ip在EDA技术的应用和发展中的意义是什么？
IP就是将某些功能固化，而当EDA设计也需要这些功能的时候，就可以直接将植入了此功能的IP拿过来直接用，而不用再重新设计。

这样既可以提高效率又可以减少设计风险。

IP 核具有规范的接口协议，良好的可移植与可测试性，为系统开发提供了可靠的保证。

1、可编程逻辑器件经历哪些发展过程？
PLD,PLA,PAL,GAL，EPLD，CPLD/FPGA
2、FPGA的配置方式有哪些？
PS（被动串行）、PPS（被动并行同步）、PPA（被动并行异步）、PSA（被动串行异步）、JTAG模式、AS（主动串行）
3、JTAG？
JTAG是英文“Joint Test Action Group（联合测试行为组织）”的词头字母的简写。

JTAG边界扫描技术。

【第三章】
1、verilog中标示符的命名规则是什么？
a.标识符
Verilog HDL中的标识符（Identifier）是由任意字母、数字、$符号和_（下划线）符号的组成的字符序列，但标识符的第一个字符必须是字母或者下划线。

此外，标识符是区分大小写的。

转义表示符（Escaped Identifier）为在标识符中包含任何可打印字符提供了一条途径。

转义标识符\（反斜线）符号开头，以空白结尾（空白可以是空格、制表符或换行符）。

在转义标识符中，反斜线和结束空格并不是转义标识符的一部分。

Verilog HDL语言中定义了一系列保留标识符，叫做关键词，仅用于表示特定的含义。

注意只有小写的关键词才是保留字。

指导原则：不能用大小写混用字符串表示关键词，也不能把转义的关键词作为标识别符。

b.注释
在Verilog HDL中有2种形式的注释：
/*开始，直到*/
//第二种形式：到本行结束为止
c.格式
Verilog HDL是大小写敏感的，也就是说，字符相同而字体（大小写）不同的两个标识符是不同的。

此外，Verilog HDL语句的格式很自由，即语句结构既可以跨越多行编写，也可以在一行内编写。

空白（空白行、制表符和空格）没有特殊含义。

指导原则：行的长度必须小于132个字符。

2、端口模式有哪些？
1、INPUT
2、OUTPUT
3、INOUT双向端口
3、Verilog中有哪些基本的数据类型？
Reg，wire，parameters，integer
4、verilog中两种基本的数据类型net（wire）和reg的区别
两者的区别是：即存器型数据保持最后一次的赋值，而线型数据需要持续的驱动
输入端口可以由net/reg驱动，但输入端口只能是net；输出端口可以使net/reg类型，输出端口只能驱动net；若输出端口在过程块中赋值则为reg型，若在过程块外赋值则为net型
用关键词inout声明一个双向端口, inout端口不能声明为寄存器类型，只能是net类型。

wire表示直通，即只要输入有变化，输出马上无条件地反映(如与、非门等简单的连接)；reg 表示一定要有触发，输出才会反映输入。

不指定就默认为1位wire类型。

专门指定出wire类型，可能是多位或为使程序易读。

wire 只能被assign连续赋值，reg只能在initial和always中赋值。

wire使用在连续赋值语句中，而reg使用在过程赋值语句中。

wire若无驱动连接，其值为z，reg默认初始值为不定值x。

reg表示一定要有触发，没有输入的时候可以保持原来的值，但不直接与实际的硬件电路对应。

5、verilog中的时钟过程表述的特点和规律
1.某信号被定义成边沿敏感时钟信号，则posedge A或negedge A放敏感表中，always结构块中不能再出现信号A了。

2.若B被定义成对应于时钟的电平敏感异步控制信号，则除posedge B或negedge B放敏感表中，always块中必须给出逻辑描述，即表述上是边沿敏感，性能上是电平敏感。

3.若某信号对于时钟同步，则不能出现在敏感信号表中。

4. 敏感表中边沿敏感信号和电平敏感信号不能同时出现。

1、简述阻塞式赋值和非阻塞式赋值的区别
=，立即；<=过程结束
（1）同一个块程序中：阻塞赋值语句是顺序执行的；非阻塞赋值语句是并行执行的。

（2）在组合逻辑建模中应使用阻塞赋值；在时序逻辑建模中应使用非阻塞赋值。

（3）无论是阻塞赋值语句还是非阻塞赋值语句，若在该语句之前对其值进行应用，则只能引用其上一个时钟周期赋于的旧值。

2、verilog语言有哪几种描述风格？
RTL描述、行为描述、数据流描述、结构描述
3、简述任务和函数语句的区别
a.任务可以有input、output和inout,数量不限,函数只有input参数,且至少有一个input;
b.任务可以包含有时序控制(如延时等),函数不能包含有任何延迟,仿真时间为0;
c.任务可以用disable中断,函数不允许disable、wait语句;
d.任务可以通过I/O端口实现值传递,函数名即输出变量名,通过函数返回值;
e.任务可以调用其他任务和函数,函数只能调用其他函数,不能调用任务;
f.任务可以定义自己的仿真时间单位,函数只能与主模块共用一个仿真时间单位；
g.函数通过一个返回一个值来响应输入信号的值,任务却能支持多种目的,能计算多个结果值，结果值只能通过被调用的任务的输出端口输出或总线端口送出;
另外在函数中不能有wire型变量.
任务定义语法：
task <任务名>;
<端口及数据类型声明语句>
<语句1>......
endtask
函数定义的语法:
function <返回值类型或范围>(函数名)
<端口说明语句>
<变量类型说明语句>
begin
<语句>......
end
endfunction
1、状态机的优点
①高效的顺序控制模型
②容易利用现成的EDA优化工具
③性能稳定
④设计实现效率高
⑤高速性能
2、状态机的状态编码有哪几种？各自的优缺点是什么？
①直接输出型编码：这种编码最典型的应用就是计数器。

直接输出型编码方式就是所谓的用户自定义编码方式，它的优点是输出速度快，不太可能出现毛刺现象。

缺点是程序的可读性差，用于状态译码的组合逻辑资源比其他以相同触发器数量触发器构成的状态机多，而且控制非法状态出现的容错技术要求比较高。

②顺序编码：优点是这种编码方式最为简单，在传统设计技术中最为常用，其使用的触发器最少，剩余的非法状态也最少，容错技术较为简单。

缺点也很多，如常常会占用状态转换译码组合逻辑较多的资源，特别是有的相邻状态或不相邻状态的状态转换时涉及多个触发器的同时状态转换，因此将耗费更多的转换时间，而且容易出现毛刺现象。

③一位热码状态编码：一位热码状态编码虽然占用了较多的触发器，但其简单的编码方式大为简化了状态译码逻辑，提高了状态转换速度，增强了状态机的工作稳定性，这对于含有较多的时序逻辑资源、相对较少的组合逻辑资源的FPGA器件是最好的解决方案。

3、常用的去除毛刺的方法有哪几种？
①延时方式去毛刺②逻辑方式去毛刺③定时方式去毛刺。