纪禄平-计算机组成原理PPT(第4版)3(4)-CPU子系统-模型机CPU-3-指令流程与微命令
合集下载
纪禄平-计算机组成原理(第四版)PPT-4-6存储子系统-三级存储体系
主存和外存统一分页后进行管理。 ※页表 记录虚地址页号与实地址页号的对应关系，即虚页面 调入主存时被安排在主存中的位置（实页号） 页表中的每一行，称为页表项；
虚页号 0000 有效位 1 实页号 0101 … …
0001 0010 …
1 0 …
1011 0010 …
… … …
←页表项 ←页表项 ←页表项
定位Cache的分组：直接映射；
定位Cache数据块：全相联映射；
→直接映射和全相联映射的折衷 速度快、硬件简单、成本低、易实现 （图4-49示）
10/24
0组
标记
0块
0块
标记
标记 标记 … 标记 标记 标记
1块
2块 3块 … 12块 13块 14块
1块
… 7块 8块 9块 … 15块
主存 0组 地址
255组
据此判断所在内存块 是否已映射到缓存中
图4-49 组相联映射 Na=20，每块512字节
11/24
[ 举例 ] 某计算机的 Cache 共有 16块，采用 2路 - 组相联映 射方式 ( 即每组包括 2 块 ) 。存储器按字节编址，每个主 存块大小为 32字节，那么 129号主存单元所在的主存块 应装入到的Cache组号是( )：
5/24
（1）直接映射
Cache：只分块、不分组 主存：既分块、也分组（每组的块数 = Cache块数）
[映射规则]主存的每一个数据块，只能映射到 与其组内序号相同的Cache数据块位置。
如果：K为Cache的块序号，J为主存块的序号，C为 Cache块号的位数。
则 K=J mod 2c =J mod 24
2046块
2047块
主存
将主存块的块号与Cache 块的标记字段比较，判 断主存块是否已映射到 缓存中
虚页号 0000 有效位 1 实页号 0101 … …
0001 0010 …
1 0 …
1011 0010 …
… … …
←页表项 ←页表项 ←页表项
定位Cache的分组：直接映射；
定位Cache数据块：全相联映射；
→直接映射和全相联映射的折衷 速度快、硬件简单、成本低、易实现 （图4-49示）
10/24
0组
标记
0块
0块
标记
标记 标记 … 标记 标记 标记
1块
2块 3块 … 12块 13块 14块
1块
… 7块 8块 9块 … 15块
主存 0组 地址
255组
据此判断所在内存块 是否已映射到缓存中
图4-49 组相联映射 Na=20，每块512字节
11/24
[ 举例 ] 某计算机的 Cache 共有 16块，采用 2路 - 组相联映 射方式 ( 即每组包括 2 块 ) 。存储器按字节编址，每个主 存块大小为 32字节，那么 129号主存单元所在的主存块 应装入到的Cache组号是( )：
5/24
（1）直接映射
Cache：只分块、不分组 主存：既分块、也分组（每组的块数 = Cache块数）
[映射规则]主存的每一个数据块，只能映射到 与其组内序号相同的Cache数据块位置。
如果：K为Cache的块序号，J为主存块的序号，C为 Cache块号的位数。
则 K=J mod 2c =J mod 24
2046块
2047块
主存
将主存块的块号与Cache 块的标记字段比较，判 断主存块是否已映射到 缓存中
计算机原理(第4版)中职PPT完整全套教学课件精选全文
在书写十六进制数时，若最高位是字母时必须在其前 面加0，以免与英文单词混淆。例如：F9H应写成0F9H。
1．2．2 各种数制的相互转换 1．二进制和十进制数间的转换 (1)二进制数转换成十进制数： 只要把欲转换数按权展开后相加即可 。例如：
11010.0lB＝1×24十1×23十1×21十1×2-2 ＝26.25
2) 补码的表示： 在补码表示法中，正数的补码与原码相同； 负数的补码则是符号位为“1”，数值部分 按位取反后再在末位(最低位)加1。
补码在微型机中是一种重要的编码形 式，请注意如下事项：
① 采用补码后，计算机中有符号数一般采用补码表 示。
② 正数的补码即是它所表示的数的真值，而负数的 补码的数值部分却不是它所表示的数的真值。
方法2：规定小数点固定在最低数值位之后， 机器中能表示的所有数都是整数。
因为实际数值很少有都是小数或都是整数 的，所以定点表示法要求程序员做的一件 重要工作是为要计算的问题选择“比例因 子”。
1.4.2 浮点法
任意一个二进制数N总可以写成下面的形式：
N=±d，指明数的全 部有效数字，前面的符号称作数符 。
计算机原理
第1章数字设备中信息的表示方法
本章要点： ➢ 掌握微型计算机的特点和用途； ➢ 掌握数字设备中数的表示方法和各种进制间
的转换方法； ➢ 掌握原、补、反码的概念； ➢ 初步掌握数字设备中常用的编码。
1.1微型计算机概述
只是做一般性的介绍，应突出应用是发展 的生命。 1．1．1 微型计算机的特点和发展 1．体积小、重量轻 2．价格低廉 3．可靠性高、结构灵活 4．应用面广
(2)十进制数转换成二进制数：本转换过程是 上述转换过程的逆过程，但十进制整数和 小数转换成二进制的整数和小数的方法是 不相同的。
1．2．2 各种数制的相互转换 1．二进制和十进制数间的转换 (1)二进制数转换成十进制数： 只要把欲转换数按权展开后相加即可 。例如：
11010.0lB＝1×24十1×23十1×21十1×2-2 ＝26.25
2) 补码的表示： 在补码表示法中，正数的补码与原码相同； 负数的补码则是符号位为“1”，数值部分 按位取反后再在末位(最低位)加1。
补码在微型机中是一种重要的编码形 式，请注意如下事项：
① 采用补码后，计算机中有符号数一般采用补码表 示。
② 正数的补码即是它所表示的数的真值，而负数的 补码的数值部分却不是它所表示的数的真值。
方法2：规定小数点固定在最低数值位之后， 机器中能表示的所有数都是整数。
因为实际数值很少有都是小数或都是整数 的，所以定点表示法要求程序员做的一件 重要工作是为要计算的问题选择“比例因 子”。
1.4.2 浮点法
任意一个二进制数N总可以写成下面的形式：
N=±d，指明数的全 部有效数字，前面的符号称作数符 。
计算机原理
第1章数字设备中信息的表示方法
本章要点： ➢ 掌握微型计算机的特点和用途； ➢ 掌握数字设备中数的表示方法和各种进制间
的转换方法； ➢ 掌握原、补、反码的概念； ➢ 初步掌握数字设备中常用的编码。
1.1微型计算机概述
只是做一般性的介绍，应突出应用是发展 的生命。 1．1．1 微型计算机的特点和发展 1．体积小、重量轻 2．价格低廉 3．可靠性高、结构灵活 4．应用面广
(2)十进制数转换成二进制数：本转换过程是 上述转换过程的逆过程，但十进制整数和 小数转换成二进制的整数和小数的方法是 不相同的。
纪禄平-计算机组成原理(第4版)3(5)-CPU子系统-MIPS-4-多周期-3-控制系统PPT课件
3.5.4 多周期MIPS处理器
（组合逻辑与微程序）
-
1
※多周期CPU所需的控制信号
PCSrc[1:0]
01 00 10
PCWrite
PC
IorD MemWrite
存储器
0 1
Addr
RD
rst
WD
MemRead
IRWrite
<<2
U
RegDst RegWrite
RN1 RD1 A
operation 0 1
F
+4 00
MDR
1 0
WD
RD2 B
01 10
zero
MemtoReg
E
<<2
extend
11 AluSrc_B[1:0]
多路选择器: 4个+2个(2位/个)； ALU: 1组(4位)； 扩展器: 1个； 存储器: 2个； 寄存器堆: 1个； 专用寄存器: 2个； 共需13种控制信号, 共18位。
SC
Operation extend RegWrite IRWrite MemRead MemWrite PCWrite AluSrc_B AluSrc_A MemtoReg RegDst IorD PCSrc
2 1111 2 111 111 4 4
→00B08001H
-
2
24
❸ 整合所有指令的微程序并存储到Control Store √ T0中取指操作对应的微指令被全部指令共享 √各指令的其余微指令按顺序存储 √各指令的最末一条微指令中的顺序控制字段SC=10
写出各位的输出逻辑式：
PCsrc[1]=j_flag PCsrc[0]=beq_flag·zero PCWrite=FT_flag+beq_flag·zero+j_flag
（组合逻辑与微程序）
-
1
※多周期CPU所需的控制信号
PCSrc[1:0]
01 00 10
PCWrite
PC
IorD MemWrite
存储器
0 1
Addr
RD
rst
WD
MemRead
IRWrite
<<2
U
RegDst RegWrite
RN1 RD1 A
operation 0 1
F
+4 00
MDR
1 0
WD
RD2 B
01 10
zero
MemtoReg
E
<<2
extend
11 AluSrc_B[1:0]
多路选择器: 4个+2个(2位/个)； ALU: 1组(4位)； 扩展器: 1个； 存储器: 2个； 寄存器堆: 1个； 专用寄存器: 2个； 共需13种控制信号, 共18位。
SC
Operation extend RegWrite IRWrite MemRead MemWrite PCWrite AluSrc_B AluSrc_A MemtoReg RegDst IorD PCSrc
2 1111 2 111 111 4 4
→00B08001H
-
2
24
❸ 整合所有指令的微程序并存储到Control Store √ T0中取指操作对应的微指令被全部指令共享 √各指令的其余微指令按顺序存储 √各指令的最末一条微指令中的顺序控制字段SC=10
写出各位的输出逻辑式：
PCsrc[1]=j_flag PCsrc[0]=beq_flag·zero PCWrite=FT_flag+beq_flag·zero+j_flag
纪禄平-计算机组成原理PPT(第4版)3(1)-CPU子系统-概述
1、主要功能
✓处理指令-控制指令的执行顺序； ✓执行操作-产生控制信号控制部件工作； ✓控制时间-控制各步操作的时序； ✓数据运算-算术和逻辑运算；
2、执行指令的流程
✓读取指令-从存储器中读取； ✓指令译码-通过控制器进行、产生控制信号； ✓指令执行-寻址、取数、运算； ✓后续工作-保存结果、响应外部请求等；
9
⑤程序状态字寄存器（PSW）
[主要用途] 仅1个，记录现行程序的运行状态和程序的工作模式。
❖ PSW-特征位 也叫标志位，反映CPU的当前状态。 指令执行时，根据情况自动设置这些特征位，作为后 续操作的判断依据，通常有5类:
进位 溢出 零值
P
…
自动设置(具备该特征，就设置该标志位=1)
10
❖ PSW-编程设定位
PSW中某些位或字段可通过程序来设定，以决定程 序的调试、对中断的响应、程序的运行模式等。
跟踪位
T
允许中断
I
程序优 先级P
运行模式
⑥地址寄存器（MAR）
[主要用途] 只有1个，读写存储器时，先要定位存储单元，因此 设置MAR来存放目标单元的地址码。 先将有效地址送入MAR，再启动后续的读写操作。
数据1 数据0
栈底
堆栈(存储器)
12
4、控制器
[主要作用] 根据指令、时钟信号、外部信号等信息，产生各种 控制信号(微命令)，以便控制各种功能部件协同工 作，完成指令的功能。
指令代码
控制单元
时序信号 状态信号
各种控制信号
根据产生微命令的方式，有两类控制单元：
①组合逻辑控制器 组合逻辑硬件电路→控制信号
第3章 CPU子系统
※本章主要介绍：
功能部件
✓处理指令-控制指令的执行顺序； ✓执行操作-产生控制信号控制部件工作； ✓控制时间-控制各步操作的时序； ✓数据运算-算术和逻辑运算；
2、执行指令的流程
✓读取指令-从存储器中读取； ✓指令译码-通过控制器进行、产生控制信号； ✓指令执行-寻址、取数、运算； ✓后续工作-保存结果、响应外部请求等；
9
⑤程序状态字寄存器（PSW）
[主要用途] 仅1个，记录现行程序的运行状态和程序的工作模式。
❖ PSW-特征位 也叫标志位，反映CPU的当前状态。 指令执行时，根据情况自动设置这些特征位，作为后 续操作的判断依据，通常有5类:
进位 溢出 零值
P
…
自动设置(具备该特征，就设置该标志位=1)
10
❖ PSW-编程设定位
PSW中某些位或字段可通过程序来设定，以决定程 序的调试、对中断的响应、程序的运行模式等。
跟踪位
T
允许中断
I
程序优 先级P
运行模式
⑥地址寄存器（MAR）
[主要用途] 只有1个，读写存储器时，先要定位存储单元，因此 设置MAR来存放目标单元的地址码。 先将有效地址送入MAR，再启动后续的读写操作。
数据1 数据0
栈底
堆栈(存储器)
12
4、控制器
[主要作用] 根据指令、时钟信号、外部信号等信息，产生各种 控制信号(微命令)，以便控制各种功能部件协同工 作，完成指令的功能。
指令代码
控制单元
时序信号 状态信号
各种控制信号
根据产生微命令的方式，有两类控制单元：
①组合逻辑控制器 组合逻辑硬件电路→控制信号
第3章 CPU子系统
※本章主要介绍：
功能部件
计算机组成原理ppt文档可修改全文
⒌可靠性：指在规定的时间内，存储器无故障读/写的概率。通 常用MTBF(Mean Time Between Failures)。可以理解为连续两次故 障之间的平均间隔。
⒍性能价格比C/S
C是指存储器价格： S是存储器的总容量。
4.1.4存储器系统的层次结构 存储大量数据的传统办法是采用如图4-3所示的层次存储结构。
（a） 集中刷新
②分散刷新： 将每个读写周期分为两段。前一段时间tM为正常读/写操作，后一 段时间tR为刷新操作。设每个读/写周期为0.5 s，则分散刷新方法 中的读/写周期为1s，虽然消除了死区，但速度降低一倍。2ms内 只能进行2000次读/写操作，同时进行2000次的刷新操作(过于频繁)， 没有充分利用2ms刷新周期的间隔。读/写次数比集中刷新少了1872 次。
计算机组成原理
图4-1 主存储器的基本组成
主存中可寻址的最小单位称为编址单位。
某些计算机是按字进行编址的，最小的可寻址信息单元是一个机 器字，连续的存储器地址对应于连续的机器字。 • 目前多数计算机是按字节编址的，最小可寻址单位是一个字节。 • 一个32位字长的按字节寻址的计算机，一个存储器字包含四个可 单独寻址的字节单元，由地址的低两位来区分。 • 地址寄存器
• 地址译码与驱动电路的作用 • 读写电路与数据寄存器的作用 • 时序控制电路 • 主存储器用于存放CPU正在运行的程序和数据，它和CPU的关系 最为密切。主存与CPU间的连接是由总线支持的，连接形式如图42所示。 • 存储器基本操作是读(取)和写(存)。
图4-2 主存与CPU间的连接
目前多数计算机采用同步方式，数据传送在固定的时间间隔内完 成，此时间间隔构成了存储器的一个存储周期。
FAMOS存储电路
⑶用电实现擦除的PROM(electrically erasable programmable ROM。EEPROM)
⒍性能价格比C/S
C是指存储器价格： S是存储器的总容量。
4.1.4存储器系统的层次结构 存储大量数据的传统办法是采用如图4-3所示的层次存储结构。
（a） 集中刷新
②分散刷新： 将每个读写周期分为两段。前一段时间tM为正常读/写操作，后一 段时间tR为刷新操作。设每个读/写周期为0.5 s，则分散刷新方法 中的读/写周期为1s，虽然消除了死区，但速度降低一倍。2ms内 只能进行2000次读/写操作，同时进行2000次的刷新操作(过于频繁)， 没有充分利用2ms刷新周期的间隔。读/写次数比集中刷新少了1872 次。
计算机组成原理
图4-1 主存储器的基本组成
主存中可寻址的最小单位称为编址单位。
某些计算机是按字进行编址的，最小的可寻址信息单元是一个机 器字，连续的存储器地址对应于连续的机器字。 • 目前多数计算机是按字节编址的，最小可寻址单位是一个字节。 • 一个32位字长的按字节寻址的计算机，一个存储器字包含四个可 单独寻址的字节单元，由地址的低两位来区分。 • 地址寄存器
• 地址译码与驱动电路的作用 • 读写电路与数据寄存器的作用 • 时序控制电路 • 主存储器用于存放CPU正在运行的程序和数据，它和CPU的关系 最为密切。主存与CPU间的连接是由总线支持的，连接形式如图42所示。 • 存储器基本操作是读(取)和写(存)。
图4-2 主存与CPU间的连接
目前多数计算机采用同步方式，数据传送在固定的时间间隔内完 成，此时间间隔构成了存储器的一个存储周期。
FAMOS存储电路
⑶用电实现擦除的PROM(electrically erasable programmable ROM。EEPROM)
纪禄平-计算机组成原理PPT(第4版)3(5)-CPU子系统-MIPS-4-多周期-2-指令流程与微命令
T1 DT
执行
T2 ET
访存
F← A op B
F← A+E(offset)
F← A+E(offset)
A-B Zero=1: PC←F
F← A op E(imm)
T3 MT
Reg*rd+← F
MDR← Mem[F]
Mem*F+← B
Reg*rt+← F
写回寄堆
T4 RT
Reg*rd+← F
Reg*rt+← MDR
选通寄存器堆 WD的数据源 设置16→32位的 扩展模式
0
1 0 1 0 1
选通PC
选通暂存器F 选通暂存器F 选通暂存器MDR 0扩展(逻辑型) 符号扩展(数值型)
3/12
（续表）
信号名称 ALUsrc_A ALUSrc_B 用途
选择ALU的A端 口数据来源
选择ALU的B端 口数据来源
控制信号
0
T0 T1
T2
T3
T4
A-B: If zero==1, PC←F If zero==0, NOP
ALUSrc_A=1, ALUSrc_B=01, operation=0110 If zero==1: PCSrc=01, PCWrite=1
9/12
※ I型运算指令: op rt, rs, imm
时钟 周期 功能（微）操作 IR←Mem*PC+, PC←PC+4 直接控制信号（微命令） IorD=0,MemRead=1, IRWrite=1, ALUSrc_A=0, ALUSrc_B=00, operation=0010, PCSrc=00, PCWrite 时钟边沿触发，无其它控制信号 ALUSrc_A=1, extend=1, ALUSrc_B=10, operation Mem2Reg=0, RegDst=1, RegWrite=1
纪禄平-计算机组成原理PPT(第4版)3(5)-CPU子系统-MIPS-1-MIPS32指令架构与指令集
16位的带符号常数
op
rs
rt
<< 2
imm
带符号扩展成32位 并左移2位
+
当前地址码 PC寄存器
Memory
数据字
13/22
伪直接寻址（Pseudo-direct Addressing） 也叫页面寻址，由PC高4位与指令中的地址段 组合产生有效地址。
op
28位 4位 4位 address 00 指令字 4位 PC当前值
lui rt, imm # $rt ← imm<<16（空位补0）
20/22
④面向条件转移(分支)的I型指令
指令 [31:26] [25:21] [20:16] [15:0] 指令功能 beq 000100 rt imm 寄存器相等则转移 rs bne 000101 rt imm 寄存器不等则转移 rs
rs rs rs
rt rt rt
rd rd rd
00000 100100 寄存器与 00000 100101 寄存器或 00000 100110 寄存器异或
add/sub/and/or/xor rd, rs, rt； 指令功能：$rd ← $rs op $rt；
16/22
②2寄存器R型指令
指令 sll srl sra
lw sw beq bne lui
100011
rs 101011 rs 000100 rs 000101 rs 001111 00000
rt rt rt rt rt
imm imm imm imm imm
从存储器中读取数据 把数据保存到存储器 寄存器相等则转移 寄存器不等则转移 设置寄存器的高16位
18/22
16位的带符号常数
op
rs
rt
<< 2
imm
带符号扩展成32位 并左移2位
+
当前地址码 PC寄存器
Memory
数据字
13/22
伪直接寻址（Pseudo-direct Addressing） 也叫页面寻址，由PC高4位与指令中的地址段 组合产生有效地址。
op
28位 4位 4位 address 00 指令字 4位 PC当前值
lui rt, imm # $rt ← imm<<16（空位补0）
20/22
④面向条件转移(分支)的I型指令
指令 [31:26] [25:21] [20:16] [15:0] 指令功能 beq 000100 rt imm 寄存器相等则转移 rs bne 000101 rt imm 寄存器不等则转移 rs
rs rs rs
rt rt rt
rd rd rd
00000 100100 寄存器与 00000 100101 寄存器或 00000 100110 寄存器异或
add/sub/and/or/xor rd, rs, rt； 指令功能：$rd ← $rs op $rt；
16/22
②2寄存器R型指令
指令 sll srl sra
lw sw beq bne lui
100011
rs 101011 rs 000100 rs 000101 rs 001111 00000
rt rt rt rt rt
imm imm imm imm imm
从存储器中读取数据 把数据保存到存储器 寄存器相等则转移 寄存器不等则转移 设置寄存器的高16位
18/22
16位的带符号常数
计算机组成原理课件
数据存储：将数据以二进制形式存储在 硬盘、光盘等存储介质上
文件系统：管理计算机上的文件和目录 提供用户访问和操作文件的接口
文件类型：包括文本文件、图像文件、 音频文件、视频文件等
文件系统结构：包括目录结构、文件分 配表、索引节点等
文件操作：包括创建、删除、修改、查 询等操作
文件系统安全：包括权限管理、加密、 备份等措施
数据库系统：包括数据库管 理系统、数据库应用系统等
计算机由硬件和软件组成 硬件包括CPU、内存、存储设备、输入输出设备等 软件包括操作系统、应用软件等 计算机通过执行程序来完成任务程序由指令和数据组成 计算机的工作过程包括输入、处理、输出三个阶段 计算机通过总线进行数据传输和控制信号传输
性能测试：包 括CPU、内存、 硬盘、网络等 硬件性能测试
性能分析：分 析测试结果找
出性能瓶颈
性能优化：根 据分析结果进 行系统优化提
高系统性能
性能监控：实 时监控系统性 能及时发现和
解决问题
优化方法：硬件优化、软件优化、系统优化 节能技术：电源管理、散热技术、低功耗设计 优化目标：提高系统性能、降低能耗、延长使用寿命 优化策略：选择合适的硬件、优化系统配置、优化软件设计
键盘：用 于输入字 符和命令
于显示 图像和文 字
打印机： 用于输出 纸质文件
扫描仪： 用于输入 图像和文 字
音响：用 于输出声 音信号
总线：计算机内部各部件之间 的信息传输通道
接口：连接总线和计算机内部 各部件的硬件设备
总线类型：数据总线、地址总 线、控制总线
编程开发软件：如Visul Studio、Eclipse 等
图像处理软件：如Phoshop、Illustrr等
计算机组成原理第四章ppt文档
4.2
D I/O 读/写
三、随机存取存储器 ( RAM )
1. 静态 RAM (SRAM)
静态RAM用触发器工作原理存储信息，信息 读出后，仍保持其原状态，不需要再生。
电源掉电时，原存储信息丢失，故属于易失性 半导体存储器。
基本单元单元由6个MOS管组成。
(1) 静态 RAM 基本电路
位线A´
A´
5）与静态RAM比，集成度高，功耗低。
(1) 动态 RAM 基本单元电路
读选择线
T2
T1
T3 Cg
01
V DD
T4 预充电信号
10
无有电流 数据线
T
01
Cs
写选择线
字线
写数据线
读数据线
读出与原存信息相反
读出时数据线有电流 为 “1”
写入与输入信息相同
பைடு நூலகம்
写入时CS充电 为 “1” 放电 为
(2) 动态 RAM 刷新
A
T5
T1 ~ T4
T6
行地址选择
T7
T8
列地址选择 写放大器
写放大器
位线A
T 1 ~ T 4 触发器 T 5 、T 6 行开关
T 7 、T 8 列开关
T 7 、T 8 一列共用
读放 DOUT
A 触发器原端
DIN 写选择
读选择
A´ 触发器非端
(2) 静态 RAM 芯片举例
A9
A8
......
A0
WE
16×8矩阵
15,0 … 15,7
0 …… 7 位线
读/写控制电路
D0
…… D 7
(2) 重合法 （1K×1位）
计算机组成原理(本全)ppt课件(2024)
I/O设备的分类
按数据传输方式可分为字符设备和块设备；按设备 共享属性可分为独占设备和共享设备。
I/O接口与I/O设备的连 接方式
包括并行接口和串行接口，其中并行接口传 输速度快，但传输距离短，而串行接口传输 速度慢，但传输距离长。
I/O控制方式与中断技术
I/O控制方式
包括程序查询方式、中断方式和DMA方式。程序查询方 式需要CPU不断查询I/O设备的状态，效率低下；中断方 式可以在I/O设备准备好数据后主动通知CPU，提高了 CPU的利用率；DMA方式则允许I/O设备与内存直接交 换数据，进一步提高了数据传输效率。
计算机的发展
计算机经历了从电子管、晶体管、集成电路到超大规模集成 电路等多个发展阶段，性能和体积不断得到优化和改进。目 前，计算机已广泛应用于各个领域，成为现代社会不可或缺 的工具。
计算机系统的组成
要点一
硬件系统
计算机硬件是计算机系统的物质基础，包括中央处理器、 内存储器、外存储器、输入设备和输出设备等部分。其中 ，中央处理器是计算机的核心部件，负责解释和执行指令 ；内存储器用于暂时存储数据和程序；外存储器用于长期 保存数据和程序；输入设备用于将数据和信息输入到计算 机中；输出设备则将计算机处理结果以人们能够识别的形 式输出。
人们日常生活中最为熟悉的数制，每一位上的数码都是 0~9之间的数字。
十六进制表示法
在二进制基础上发展起来的一种数制，每一位上的数码由 0-9和A-F（对应十进制中的10-15）组成，常用于表示内 存地址和机器码等信息。
数的定点表示与浮点表示
定点表示法
小数点固定在某一位置的数制表示方 法，包括定点整数和定点小数，适用 于表示范围较小的数值。
总线技术
计算机组成原理ppt课件
03
计算机中的数据表示
BIG DATA EMPOWERS TO CREATE A NEW
ERA
数值数据的表示
定点数表示法
使用固定的小数点位置来表示数值，分为定点整 数和定点小数两种。
浮点数表示法
使用科学计数法表示数值，即尾数和指数的形式， 可以表示很大或很小的数。
原码、反码和补码
计算机中使用二进制数表示数值，为了处理负数， 采用了原码、反码和补码三种编码方式。
通道是一个独立于CPU的专 管输入/输出控制的处理机， 它控制设备与内存直接进行 数据交换。这种方式进一步 减轻了CPU的负担，但需要
更多的硬件资源。
THANKS
感谢观看
寄存器组
包括通用寄存器、程序计数器 （PC）、指令寄存器（IR）等， 用于暂存数据和指令。
内部总线
连接CPU内部各部件，实现数据 传输。
CPU的设计方法与技术
微程序设计
将一条机器指令细分为一系列微操 作，由微指令进行描述，提高指令
执行效率。
分支预测技术
将一条指令的执行过程划分为若干 个阶段，每个阶段由不同的硬件部 件并行处理，提高CPU的吞吐率。
08
输入输出（I/O）系统
BIG DATA EMPOWERS TO CREATE A NEW
ERA
I/O系统的基本概念与组成
I/O系统的定义
是计算机与外部设备之间进行数据传输和控制的系统。
I/O系统的组成
包括输入设备、输出设备、I/O接口和I/O控制逻辑等部分。
I/O设备的分类
按数据传输方式可分为并行设备和串行设备；按信息交换 的单位可分为字符设备和块设备。
浮点数的加减运算
IEEE 754标准（单精度、 双精度）
纪禄平计算机组成原理ppt(第4版)3(2)cpu子系统指令系统
5/41
3.2.2 指令格式
指令的基本格式
操作码θ 地址码A /操作数D
1个
1个或几个（广义）
6/41
1. 指令字长
定长指令格式 规整、便于控制 变长指令格式 合理利用存储空间、提高取指令
的效率，如超长指令集
2. 操作码结构 (1)定长操作码 各指令θ 的位置、位数固定相同。 (2)扩展操作码 各指令θ 的位置、位数不固定，根据需要 变化 (设置扩展标志)。
15/41
5. MIPS32架构的指令格式
RISC 指令字长为：32位 寄存器数量：32个
指令 类型
R型 I型 J型
指令长度（32位定长）
31 ~ 26 25~21 20~16 25~11 10 ~ 6 5 ~ 0
op(6) rs(5) rt(5) rd(5) shamt func
op(6) rs(5) rt(5) address/imm (16)
13/41
零地址结构指令 θ
功能： ①用于处理机的特殊控制（如HLT, NOP）。 ②针对隐含约定的寄存器，如返回指令：
RST 隐含操作：(SP)→PC; SP+ →SP; 把堆栈栈顶单元保存的返回地址打入PC。
14/41
4. 指令可能会涉及到的操作数类型 ① 地址码数据 寄存器编号或者存储器地址，无符号整数。 ② 数值型数据 定点数、浮点数等，一般用补码表示。 ③ 字符型数据 通常表示为ASCII码/汉字内码格式。 ④ 逻辑型数据 常规二进制代码，不具有数值含义。
op(6)
address (26)
16/41
3.2.3 指令中的寻址方式
※指形成操作数地址或寻找操作数的方式； ※1条指令，可能会涉及多种寻址方式；
3.2.2 指令格式
指令的基本格式
操作码θ 地址码A /操作数D
1个
1个或几个（广义）
6/41
1. 指令字长
定长指令格式 规整、便于控制 变长指令格式 合理利用存储空间、提高取指令
的效率，如超长指令集
2. 操作码结构 (1)定长操作码 各指令θ 的位置、位数固定相同。 (2)扩展操作码 各指令θ 的位置、位数不固定，根据需要 变化 (设置扩展标志)。
15/41
5. MIPS32架构的指令格式
RISC 指令字长为：32位 寄存器数量：32个
指令 类型
R型 I型 J型
指令长度（32位定长）
31 ~ 26 25~21 20~16 25~11 10 ~ 6 5 ~ 0
op(6) rs(5) rt(5) rd(5) shamt func
op(6) rs(5) rt(5) address/imm (16)
13/41
零地址结构指令 θ
功能： ①用于处理机的特殊控制（如HLT, NOP）。 ②针对隐含约定的寄存器，如返回指令：
RST 隐含操作：(SP)→PC; SP+ →SP; 把堆栈栈顶单元保存的返回地址打入PC。
14/41
4. 指令可能会涉及到的操作数类型 ① 地址码数据 寄存器编号或者存储器地址，无符号整数。 ② 数值型数据 定点数、浮点数等，一般用补码表示。 ③ 字符型数据 通常表示为ASCII码/汉字内码格式。 ④ 逻辑型数据 常规二进制代码，不具有数值含义。
op(6)
address (26)
16/41
3.2.3 指令中的寻址方式
※指形成操作数地址或寻找操作数的方式； ※1条指令，可能会涉及多种寻址方式；
《计算机组成原理》第四版ppt课件剖析
系统结构
1.2.3 微处理器的发展
基本概念
1971年Intel公司开发出Intel 4004。这是第一个将CPU 的所有元件都放入同一块芯片内的产品，于是，微处理 器诞生了。 微处理器演变中的另一个主要进步是 1972 年出现 的 Intel 8008，这是第一个 8位微处理器，它比 4004复杂 一倍。 1974年出现了Intel 8080。这是第一个通用微处理器， 而4004和8008是为特殊用途而设计的。8080是为通用 微机而设计的中央处理器。 20 世纪 70 年代末才出现强大的通用 16 位微处理器， 8086便是其中之一。 这一发展趋势中的另一阶段是在 1981 年，贝尔实验室 和HP公司开发出了32位单片微处理器。 Intel于1985年推出了32位微处理器Intel 80386。 到现在的64
计算机的发展史
类型
第 1代
基本概念
时期
19461957 19581964 19641971
主要器件
电子管
重 要 特 征
机器语言，汇编语言。速度低，体积大， 价格昂贵，可靠性差，用于科学计算。 速度达几千次到几万次 算法语言，操作系统。体积缩小，可靠 性提高。从科学计算到数据处理。每秒 几万次到几十万次
☼ 三、课程与其他课程的联系与分工
☆ 先修课：数字电路、模拟电路、汇编语言程序设计 ☆ 后续课：计算机系统结构、微型计算机系统与设计，关系密切的还有操作系统等课程。
☼ 四、课程总学时中各环节的学时分配（讲授、实验、上机、实践等）
☆ 授课学时：48，实验学时：8
目录 第一章 计算机系统概论
☼
☼ ☼ ☼ ☼
系统结构
1.2.4 计算机的性能指标
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
5/18
操作时间表中各微命令的含义:
(1) 控制访存操作的微命令
EMAR, R/W, SIR, … (2) 控制CPU内部数据通路操作微命令 PCA, S3S2S1S0MC0, DM, CPPC, … (3) 控制时序切换的微命令 需要结合控制系统才能表述。ຫໍສະໝຸດ 6/18❶ 传送指令
1）流程图
例1：MOV R0，R1； FT0： M ET0： R1 ET1： PC 例2：MOV(R0),(R1)； FT0： M ST0： R1 ST1： M DT0： R0 ET0： C ET1： MDR ET2： PC
→B
17/18
移位器控制信号S：DM、SL、SR、EX 脉冲型微命令CP：无、CPRi\CPRj\CPC\CPD\CPMAR
CPMDR\CPPC\CPSP 访存控制：EMAR\W(EMDR)\R(SMDR)
IR和PSW的辅助控制ST：无,0→PSW[4],1→PSW[4],SIR 上述是直接根据指令流程归纳的微命令，设计控制系统 时需要先对这些微命令编码，见教材。 对比数据通路，其中Ri→A,Rj→B、CPRi和CPRj属于 间接信号，需结合指令中的寄存器编号，才能确定部 件的直接控制信号（见表3-13、3-14）
15/18
❻ 中断隐指令 IT0： 0 IT1： PC IT2： MDR PSW[4]， SP-1 MDR M SP/MAR
IT3：形成向量地址→MAR
IT4：M→MDR →PC/MAR
16/18
3、指令集的微命令归纳
指令执行过程所需的微命令，取决于： 数据通路结构； 基于数据通路设计的指令流程；
R0~3/C/D/SP/PC/ MDR →B ALU功能： S3S2S1S0、M、CI 移位选择：
移位器
ALU A B
内总线
图3-43
R0
R1
MAR
MDR
R2
R3 PC
R0~R3 R0~R3 C D C D SP PC MDR SP PC
C
D
SP
PSW
直传DM、左移SL、右移SR、 节交换EX
结果分配：CPR0~3 / CPC / CPD / CPSP / CPPC / CPMDR / CPMAR/CPPSW
4/18
2、指令流程及微命令
根据目标指令集和I/O请求，设计处理流程 （1）各指令的公共操作 IR FT： M PC+1 PC
（2）对应微命令（暂不考虑时序信号） 电位型微命令 脉冲型微命令 M IR EMAR, R, SIR PC+1 PC PC A, A+1, DM CPPC
其中“A+1”对应“SM=10010、C0=1”
PC+1 IR，
PC
DT0： R0-1 R0 、MAR MDR D DT1： M ET0： D
MDR
M
ET1： MDR
ET2： PC
MAR
12/18
❹ 转移JMP/返回指令RST
SKP 执行再下条指令。 R 从R取转移地址。 （R） 按R指示从M取转移地址。
无条件 （R)+ 按R指示从M取转移地址,修改R。 转移 （SP)+ 从堆栈取返回地址,修改SP。 （RST） X(PC) 以PC內容为基准转移。
9/18
R1 DT0： ET0： C MDR ET1： PC ET2：
MAR
R1 C
A 输出A DM CPMAR B 输出B DM CPMDR
MDR
M MAR
EMAR、W（EMDR） PC A 输出A DM CPMAR
10/18
❷ 双操作数指令 取目的数，暂存于D。 例： ADD X(R1),(PC)+ ； PC IR，PC+1 FT0：M 立即数 MAR ST0： PC
条件转移: 根据PSW[3:0]和IR[5,3:0]判断。
13/18
例1：JMP R0；
FT0：M ET0：R0
IR， PC+1 PC 、MAR
PC
IR， PC+1 PC 例2：RST (SP)+；FT0：M MAR ET0：SP SP ET1：SP+1 MDR PC 、MAR ET2：M IR， PC+1 PC 例3：JMP X(PC)；FT0：M MAR ET0：PC 位移量 MDR C ET1：M PC 、MAR ET2：PC+C
14/18
❺ 调用子程序（转子）指令JSR 无条件转子： R （R） （R)+ （PC)+ （SP)+ 入口在M中 入口在M堆栈 入口在R中
在ST形成子程序入口；在ET保存返回地址，并转 到子程序入口。 IR， PC+1 PC 例：JSR（R2） FT0： M MAR 子程序 ST0： R2 入口 MDR C ST1： M SP、MAR ET0： SP-1 容易被 返回地 MDR ET1： PC 遗漏 址压栈 M ET2： MDR PC 、MAR ET3： C
3/18
(3)I/O操作与PSW
※时钟信号 CPPSW： 其边沿信号驱动 iDB[19:16]→PSW[3:0] ※中断标志位置入 信号ST： 01: 1 → PSW[4] 10: 0 → PSW[4]
AB DB CB M
R W
iDB[19:16] PSW 控制逻辑
I/O请求 clock
CPPSW ST
8/18
2）操作时间表 例：MOV (R1)，(SP)+； IR FT0：M EMAR R SIR PC+1 PC PC A A+1 DM CPPC
SP ST0：
M ST1： SP+1 ST2：
MAR
MDR
SP
A 输出A DM CPMAR
C EMAR R SMDR MDR B 输出B DM CPC SP SP A A+1 DM CPSP
2/18
(2)访存操作
※地址使能 EMAR 0:MAR与地址线断开 1:MAR输出到地址线
AB DB CB
EMDR
MAR EMAR
M R W
※数据使能 EMDR MDR 0: MDR与数据线断开 SMDR 控制逻辑 1: MDR输出到数据线 ※主存读写模式 R/W IR I/O请求 clock 0/0:主存禁用 SIR 0/1:写模式 1/0:读模式 ※从数据总线DB置入： SMDR=1，DB→MDR； SIR=1，DB→IR
IR，PC+1 R0 MAR
PC
IR， PC+1 PC MAR 源数 MDR C MAR 目的地址 MDR M MAR
7/18
IR 例3：MOV X(R0),X(R1)； FT0： M PC+1 PC 形式地址 MAR ST0： PC 取源操作数， MDR C ST1： M 暂存于C， PC ST2： PC+1 源数 MAR ST3： C+R1 需5步。 MDR C ST4： M 形地 MAR DT0： PC 取目的地址， MDR D DT1： M 暂存于 MAR ， 目的地址 PC+1 PC DT2： 需4步。 MAR DT3： D+R0 MDR ET0： C 源数送存储器， M ET1： MDR 需3步。 MAR ET2： PC
→设计控制系统的依据
18/18
3.4.3 指令流程与微命令
1、数据通路中的微命令
内总线 移位器 ALU R0 R1 AB DB CB MAR MDR IR PC SP PSW
1/18
M
I/O
A
B
R2 R3 C D
R0~R3 R0~R3 C D C D SP PC MDR SP PC
控制逻辑
I/O请求 clock
(1)通路选择
A/B选择器： R0~3/C/D/SP/CP→A
指令执行所需的微命令，归纳如表3-12所示： 选择器A的控制信号AI：0→A、Ri→A、C/D/SP/PC→A
其中的Ri=R0~3/SP/PC,由IR[5:3]给定
选择器B的控制信号BI：0→B、Rj→B、C/D/MDR 其中的Rj=R0~3/SP/PC，由IR[11:9]给定
ALU功能控制SM: A减1等共9种； ALU进位控制CI：0→C0、1→C0、PSW[0]→C0
ST1： M MDR C
DT3： D+R1
DT4： M C+D ET0： MDR
MAR D
ST2： PC+1
PC
形式地址
MAR DT0： PC DT1： M MDR D PC DT2： PC+1
MDR ET1： PC ET2：
MDR 目的数 M MAR
11/18
❸ 单操作数指令
例： COM -(R0)； FT0： M
操作时间表中各微命令的含义:
(1) 控制访存操作的微命令
EMAR, R/W, SIR, … (2) 控制CPU内部数据通路操作微命令 PCA, S3S2S1S0MC0, DM, CPPC, … (3) 控制时序切换的微命令 需要结合控制系统才能表述。ຫໍສະໝຸດ 6/18❶ 传送指令
1）流程图
例1：MOV R0，R1； FT0： M ET0： R1 ET1： PC 例2：MOV(R0),(R1)； FT0： M ST0： R1 ST1： M DT0： R0 ET0： C ET1： MDR ET2： PC
→B
17/18
移位器控制信号S：DM、SL、SR、EX 脉冲型微命令CP：无、CPRi\CPRj\CPC\CPD\CPMAR
CPMDR\CPPC\CPSP 访存控制：EMAR\W(EMDR)\R(SMDR)
IR和PSW的辅助控制ST：无,0→PSW[4],1→PSW[4],SIR 上述是直接根据指令流程归纳的微命令，设计控制系统 时需要先对这些微命令编码，见教材。 对比数据通路，其中Ri→A,Rj→B、CPRi和CPRj属于 间接信号，需结合指令中的寄存器编号，才能确定部 件的直接控制信号（见表3-13、3-14）
15/18
❻ 中断隐指令 IT0： 0 IT1： PC IT2： MDR PSW[4]， SP-1 MDR M SP/MAR
IT3：形成向量地址→MAR
IT4：M→MDR →PC/MAR
16/18
3、指令集的微命令归纳
指令执行过程所需的微命令，取决于： 数据通路结构； 基于数据通路设计的指令流程；
R0~3/C/D/SP/PC/ MDR →B ALU功能： S3S2S1S0、M、CI 移位选择：
移位器
ALU A B
内总线
图3-43
R0
R1
MAR
MDR
R2
R3 PC
R0~R3 R0~R3 C D C D SP PC MDR SP PC
C
D
SP
PSW
直传DM、左移SL、右移SR、 节交换EX
结果分配：CPR0~3 / CPC / CPD / CPSP / CPPC / CPMDR / CPMAR/CPPSW
4/18
2、指令流程及微命令
根据目标指令集和I/O请求，设计处理流程 （1）各指令的公共操作 IR FT： M PC+1 PC
（2）对应微命令（暂不考虑时序信号） 电位型微命令 脉冲型微命令 M IR EMAR, R, SIR PC+1 PC PC A, A+1, DM CPPC
其中“A+1”对应“SM=10010、C0=1”
PC+1 IR，
PC
DT0： R0-1 R0 、MAR MDR D DT1： M ET0： D
MDR
M
ET1： MDR
ET2： PC
MAR
12/18
❹ 转移JMP/返回指令RST
SKP 执行再下条指令。 R 从R取转移地址。 （R） 按R指示从M取转移地址。
无条件 （R)+ 按R指示从M取转移地址,修改R。 转移 （SP)+ 从堆栈取返回地址,修改SP。 （RST） X(PC) 以PC內容为基准转移。
9/18
R1 DT0： ET0： C MDR ET1： PC ET2：
MAR
R1 C
A 输出A DM CPMAR B 输出B DM CPMDR
MDR
M MAR
EMAR、W（EMDR） PC A 输出A DM CPMAR
10/18
❷ 双操作数指令 取目的数，暂存于D。 例： ADD X(R1),(PC)+ ； PC IR，PC+1 FT0：M 立即数 MAR ST0： PC
条件转移: 根据PSW[3:0]和IR[5,3:0]判断。
13/18
例1：JMP R0；
FT0：M ET0：R0
IR， PC+1 PC 、MAR
PC
IR， PC+1 PC 例2：RST (SP)+；FT0：M MAR ET0：SP SP ET1：SP+1 MDR PC 、MAR ET2：M IR， PC+1 PC 例3：JMP X(PC)；FT0：M MAR ET0：PC 位移量 MDR C ET1：M PC 、MAR ET2：PC+C
14/18
❺ 调用子程序（转子）指令JSR 无条件转子： R （R） （R)+ （PC)+ （SP)+ 入口在M中 入口在M堆栈 入口在R中
在ST形成子程序入口；在ET保存返回地址，并转 到子程序入口。 IR， PC+1 PC 例：JSR（R2） FT0： M MAR 子程序 ST0： R2 入口 MDR C ST1： M SP、MAR ET0： SP-1 容易被 返回地 MDR ET1： PC 遗漏 址压栈 M ET2： MDR PC 、MAR ET3： C
3/18
(3)I/O操作与PSW
※时钟信号 CPPSW： 其边沿信号驱动 iDB[19:16]→PSW[3:0] ※中断标志位置入 信号ST： 01: 1 → PSW[4] 10: 0 → PSW[4]
AB DB CB M
R W
iDB[19:16] PSW 控制逻辑
I/O请求 clock
CPPSW ST
8/18
2）操作时间表 例：MOV (R1)，(SP)+； IR FT0：M EMAR R SIR PC+1 PC PC A A+1 DM CPPC
SP ST0：
M ST1： SP+1 ST2：
MAR
MDR
SP
A 输出A DM CPMAR
C EMAR R SMDR MDR B 输出B DM CPC SP SP A A+1 DM CPSP
2/18
(2)访存操作
※地址使能 EMAR 0:MAR与地址线断开 1:MAR输出到地址线
AB DB CB
EMDR
MAR EMAR
M R W
※数据使能 EMDR MDR 0: MDR与数据线断开 SMDR 控制逻辑 1: MDR输出到数据线 ※主存读写模式 R/W IR I/O请求 clock 0/0:主存禁用 SIR 0/1:写模式 1/0:读模式 ※从数据总线DB置入： SMDR=1，DB→MDR； SIR=1，DB→IR
IR，PC+1 R0 MAR
PC
IR， PC+1 PC MAR 源数 MDR C MAR 目的地址 MDR M MAR
7/18
IR 例3：MOV X(R0),X(R1)； FT0： M PC+1 PC 形式地址 MAR ST0： PC 取源操作数， MDR C ST1： M 暂存于C， PC ST2： PC+1 源数 MAR ST3： C+R1 需5步。 MDR C ST4： M 形地 MAR DT0： PC 取目的地址， MDR D DT1： M 暂存于 MAR ， 目的地址 PC+1 PC DT2： 需4步。 MAR DT3： D+R0 MDR ET0： C 源数送存储器， M ET1： MDR 需3步。 MAR ET2： PC
→设计控制系统的依据
18/18
3.4.3 指令流程与微命令
1、数据通路中的微命令
内总线 移位器 ALU R0 R1 AB DB CB MAR MDR IR PC SP PSW
1/18
M
I/O
A
B
R2 R3 C D
R0~R3 R0~R3 C D C D SP PC MDR SP PC
控制逻辑
I/O请求 clock
(1)通路选择
A/B选择器： R0~3/C/D/SP/CP→A
指令执行所需的微命令，归纳如表3-12所示： 选择器A的控制信号AI：0→A、Ri→A、C/D/SP/PC→A
其中的Ri=R0~3/SP/PC,由IR[5:3]给定
选择器B的控制信号BI：0→B、Rj→B、C/D/MDR 其中的Rj=R0~3/SP/PC，由IR[11:9]给定
ALU功能控制SM: A减1等共9种； ALU进位控制CI：0→C0、1→C0、PSW[0]→C0
ST1： M MDR C
DT3： D+R1
DT4： M C+D ET0： MDR
MAR D
ST2： PC+1
PC
形式地址
MAR DT0： PC DT1： M MDR D PC DT2： PC+1
MDR ET1： PC ET2：
MDR 目的数 M MAR
11/18
❸ 单操作数指令
例： COM -(R0)； FT0： M