模式锁存触发电路设计任务说明习题解答
数字电路习题及解答(触发器及时序逻辑电路)
1第8章 触发器和时序逻辑电路——基本习题解答8.4如果D 触发器外接一个异或门，则可把D 触发器转换成T 触发器，试画出其逻辑图。
解：Q n +1=D=T ⊕Q n 故D =T ⊕Q n 如题8.4图所示。
题8.4.图8.5试用T 触发器和门电路分别构成D 触发器和JK 触发器。
解：（1）T 触发器构成D 触发器Q n +1=D =T ⊕Q n ∴T =D ⊕Q n 如题8.5（a ）图所示。
题8.5（a ）图（2）T 触发器构成JK 触发器Q n +1=n n n n Q K Q J Q T Q T +=+=T ⊕Q n ∴T =n n n n n KQ Q J Q Q K Q J +=⊕+)(如题8.5（b ）图所示。
题8.5（b ）图8.6逻辑电路如题8.6图（a ）所示，设初始状态Q 1=Q 2=0，试画出Q 1和Q 2端的输出波形。
时钟脉冲C 的波形如题8.6图（b ）所示，如果时钟频率是4000Hz ，那么Q 1和Q 2波形的频率各为多少？题8.6图（a ） 题8.6图（b ）解：JK 触发器构成了T ′触发器，逻辑电路为异步加法计数，Q 1和Q 2端的输出波形如题CP228.6图（c ）所示。
Q 1输出波形为CP 脉冲的二分频，Q 2输出波形为CP 脉冲的四分频。
如果CP 脉冲频率为4000Hz ，则Q 1波形的频率是2000Hz ；Q 2波形的频率是1000Hz 。
题8.6图（c ）8.8试列出题8.8图所示计数器的状态表，从而说明它是一个几进制计数器。
题8.8图解：F 0：J 0=21Q Q ，K 0=1F 1：J 1=Q 0，K 1=20=Q 0+Q 2 F 2：QJ 2=K 2=1假设初态均为0，分析结果如题8.8图（a ）所示，Q 2Q 1Q 0经历了000-001-010-011-100-101-110七种状态，因此构成七进制异步加法计数器。
题8.8图（a ）8.9试用主从型JK 触发器组成两位二进制减法计数器，即输出状态为“11”、“10”、“01”、Q Q Q3“00”。
锁存器与触发器ppt课件.ppt
5.2 SR锁存器 SR是各种触发器的基本构成部分 一、电路结构与工作原理
图5.2.1 或非门构成的SR锁存器
’ ’
a.电路图
b.图形符号
图5.2.2 与非门构成的SR锁存器
5.2.1 SR锁存器
电路的初态与次态
VI1 1 VO1 Q 1 1
VI1 1 VO1 Q 0 0
1 VI2
G2
Q0 VO2
1 VI2
G2
Q1 VO2
3. 模拟特性分析
O1 = I2 I1 = O2
G1 VI1 1 VO1 Q
O1
e
稳态点
(dQ=1)
1 VI2
G2
Q VO2
c
介稳态
点
a
0
b 稳态点
(Q=I01)
概述
一、能用于记忆1位二进制信号的基本单元电 路统称为触发器
5）动作特点：E=1期间电路对信号敏感，并按S 、 R信号改变 锁存器的状态。
5.2.2 D 锁存器
1. 逻辑门控 D 锁存器
逻辑电路图
R
G4 & Q4
G2
≥1
E
1 G5
D S
≥1 &
Q3 G1 G3
国标逻辑符号
Q
D 1D
Q
E E1
Q
Q
该锁存器有几种工作状态?有非定义状态吗?
1. 逻辑门控 D 锁存器
逻辑功能
D 锁存器的功能表
E
R =D
G4 &
Q4
G2 ≥1
G5 1
≥1 & Q3
四人智力竞赛抢答器电路原理及设计
四人智力竞赛抢答器电路原理及设计目录一、设计目的 ..................................................................... .............................................. 2 二、设计任务与要求 ..................................................................... .. (2)1、设计任务 ..................................................................... . (2)2、设计要求 ..................................................................... . (2)三、四人智力竞赛抢答器电路原理及设计 .....................................................................31、设计方案 ..................................................................... . (3)2、系统框图 ..................................................................... . (3)3、方案比较 ..................................................................... . (4)方案1 ...................................................................... ........................................................................ . (4)方案2:...................................................................... ........................................................................ (4)方案3: ..................................................................... ........................................................................ . (4)4、单元电路设计及元器件选择 ..................................................................... (4)(1)抢答电路 ..................................................................... ........................................................................ .. (4)(2)定时电路 ............................................................................................................................................. .. (7)(3)报警电路 ..................................................................... ........................................................................ .. (9)(4)时序控制电路 ..................................................................... ......................................................................10(5)元器件列表 ..................................................................... ........................................................................ .. 125、四路抢答器总电路图 ..................................................................... ........................................... 13 四、设计过程中的问题和解决办法 ..................................................................... ......... 13 五、设计成品的优点与不足 ..................................................................... ..................... 14 六、心得体会 ..................................................................... ................................................ 14 七、实物图 ..................................................................... (15)1、正面 ..................................................................... ......................................................................152、反面 ..................................................................... ......................................................................161四人智力竞赛抢答器一、设计目的1.掌握四人智力竞赛抢答器电路的设计、组装与调试方法。
第5章--触发器-习题答案.docx
第五章触发器5.1画出如题图5.1所示的基本RS触发器输出端Q、Q的电压波形图。
宁和★的电压波形如图5.1(b) 所示。
解：波形如图:5.2或门组成的基本RS触发器电路如题图5.2(a)所示，己知S和R的波形如题图5.2(b)所示。
试画出Q、3的波形图。
设触发器的初态Q = 0。
题图解：波形如图：5.3题图5.3所示为一个防抖动输出开关电路。
当拨动开关K 时，由于开关接通瞬间发生振颤，R 和S 的波形如图中所示，请画出Q 和Q 端的对应波形。
解：波形如图: 5.4有一时钟RS 触发器如题图5.4所示，试画出它的输出端。
的波形。
初态Q =0-解：波形如图：(b题图(a) (b)题图5.45.5设具有异步端的主从JK 触发器的初始状态Q =0,输入波形如题图5.5所示，试画出输出端Q 的波形。
CLKk题图5.5解：波形如图:CLK5.6设题图5.6的初始状态为0 21 Qo =000,在脉冲CLK 作用下，画出0、0、0的波形（所用 器件都是CD4013）o S D 、R D 分别是CD4013高电平有效的异步置1端，置。
端。
题图5.6解：波形如图:I II I I II I I I(-1__L-. I I --I_L-I I —I__L-1 1 1 1 1 1 0 1 1 1 Illi 1 -J_L- 1 Illi Illi —r i i H — i i i 1(-J__L- 1 1 1 1 1 1 -Hi i /III K I 1 1 1 1 1 1 1 1 o : | | IIII IIII i -i―i - i IIII i i i U_ i i i i i ii -i —i — i i i i i i t; ; 1 1 1 1 1 01 I IIII i [ i i i i —i i—i i ii i.1 1」 1 1 1 IIII IIII IIII1 1 11 1 1 1 1 1 oljiiii i i i i iiiii i ! i i i , 1 1 1——1tnmjwwi.,r -: ~: ~: : ~: ~: ~: ~: ~: ~: ~: ~: ~: ~~: ~: t5.7设题图5.7电路两触发器初态均为0,试画出0、0波形图。
(完整版)触发器时序逻辑电路习题答案
第4章 触发器4.3 若在图4.5电路中的CP 、S 、R 输入端，加入如图4.27所示波形的信号，试画出其Q 和Q 端波形，设初态Q =0。
SRCP图4.27 题4.3图解：图4.5电路为同步RS 触发器，分析作图如下：S RQ4.5 设图4.28中各触发器的初始状态皆为Q =0，画出在CP 脉冲连续作用下个各触发器输出端的波形图。
Q 11CPQ 3CPCPQ 2Q 6Q 4Q 5CP图4.28 题4.5图解：Q Q nn 111=+ Q Q n n 212=+ Q Q nn 313=+Q Q n n 414=+ Q Q n n 515=+ Q Q nn 616=+Q 1CP Q 2Q 3Q 4Q 5Q64.6 试写出 图4.29(a)中各触发器的次态函数（即Q 1 n+1 、 Q 2 n+1与现态和输入变量之间的函数式），并画出在图4.29（b ）给定信号的作用下Q 1 、Q 2的波形。
假定各触发器的初始状态均为Q =0。
1A BCP＞1D C1=1A BQ 1Q 2Q 2(a)BA(b)图4.29题4.6图解：由图可见：Q B A AB Q n n 111)(++=+ B A Q n ⊕=+12B A Q 2Q 14.7 图4.30（a ）、（b ）分别示出了触发器和逻辑门构成的脉冲分频电路，CP 脉冲如图4.30（c ）所示，设各触发器的初始状态均为0。
（1）试画出图（a ）中的Q 1、Q 2和F 的波形。
（2）试画出图（b ）中的Q 3、Q 4和Y 的波形。
Y（b ）（c ）CPQ 1Q 2（a ）图4.30 题4.7图解： （a ）Q Q nn 211=+ QQ nn 112=+ Q F 1CP ⊕= R 2 = Q 1 低电平有效CPQ 1Q 2F（b ）Q Q Q n n n 4313=+ Q Q Q n n n 4314=+ Q Q Y nn43=CP 3= CP 上降沿触发 CP 4= CP 下降沿触发CPQ 3Q 4Y4.8 电路如图4.31所示，设各触发器的初始状态均为0。
第4章等习题答案复习过程
第4章等习题答案思考题：题4.1.1 按触发方式触发器可分为、和三类。
答：电平触发、主从触发、边沿触发。
题4.1.2 由与非门构成的RS锁存器输入信号不允许同时为。
答：0题4.1.3 触发器有个稳定状态，它可记录位二进制码，存储8位二进制信息需要个触发器。
答：2、1、8。
题4.1.4 如果由或非门构成的RS锁存器输入信号同时为1，此时输出的原端Q和非端Q为。
然后改变两输入信号为0，输出原端Q和非端Q为。
答：0、不定（0，1或1，0）题4.2.1 在图4.2.1（b）中将C1改为C2，当C2有效时，1S、1R和C2 。
答：无关。
题4.2.2 同步RS触发器和RS锁存器主要区别是。
答：触发信号。
题4.2.3 保证同步D触发器的输出稳定，要求输入有效信号的高电平至少需要。
答： 4t pd。
题4.2.4 同步触发器的缺点是。
（A）抗干扰能力差（B）空翻现象（C）多次翻转（D）约束条件答：A、B、C、D。
题4.2.5 同步D触发器和同步RS触发器相同之处是，不同之处是。
（A）空翻现象，约束条件（B）同步信号，空翻现象（C）约束条件，空翻现象（D）时钟，同步信号答： A题4.3.1 具有约束条件的触发器有。
收集于网络，如有侵权请联系管理员删除（A）主从RS触发器（B）由主从RS触发器组成D触发器（C）主从JK触发器（D）由主从JK触发器组成D触发器答：A题4.3.2 具有一次翻转特性的触发器有。
（A）主从RS触发器（B）由主从RS触发器组成D触发器（C）主从JK触发器（D）由主从JK触发器组成D触发器答：Ｃ、D题4.3.3 主从RS触发器不能完全克服多次翻转的原因是。
（A）主从RS触发器的主触发器工作原理和同步RS触发器相同（B）主从RS触发器的从触发器工作原理和同步RS触发器相同（C）输入信号R不稳定（D）异步复位或置位不考虑时钟的到来就将输出清零或置1答：A题4.3.4 主从触发器的时钟在高电平时，将输入信号传递到。
第5章 锁存器与触发器
《数字电路与逻辑设计》
3) 状态转换图与激励表
将锁存器两个状态之间的转换及其所需要的输 入条件用图形的方式表示称为状态转换图（简称为 状态图），用表格的形式表示则称为激励表。
基本SR锁存器的状态图如下图所示，表5-2为 其激励表。
表5-2 基本SR锁存器的激励表
SD=0
RD=´
0
SD=1 RD=0
《数字电路与逻辑设计》
第5章 锁存器与触发器
本章主要内容
5.1 基本锁存器及其描述方法 5.2 门控锁存器 5.3 脉冲触发器 5.4 边沿触发器 5.5 逻辑功能和动作特点
《数字电路与逻辑设计》
本章重点：
掌握锁存器与触发器的电路结构、逻辑 功能和动作特点
本章难点：
触发器的工作原理
《数字电路与逻辑设计》
此外，锁存器的功能还可以用状态转换图和激 励表表示。
《数字电路与逻辑设计》
1) 特性表（真值表） 基本锁存器的特性表如表5-1所示。
表5-1 基本SR锁存器特性表 与非门构成的锁存器 或非门构成的锁存器 SD RD Q Q* SD RD Q Q* 1 1 0 0 0000 1 1 1 1 0011 1 0 0 0 0100 1 0 1 0 0110 0 1 0 1 1001 0 1 1 1 1011 0 0 0 × 1 1 0× 0 0 1 × 1 1 1×
《数字电路与逻辑设计》
(2) CLK为高电平时， 由于SD=(S·CLK)=S、RD=(R·CLK)=R，因 此门控锁存器将根据输入信号S和R实现其相应的 功能。
将SD=S、RD=R代入到基本锁存器的特性方 程Q*=SD+RD·Q，可得到门控锁存器的特性方程为
Q*=S+R·Q
《数字电路-分析与设计》1--10章习题及解答(部分)_北京理工大学出版社
6-17先分别将‘290接为8421和5421计数器，再分别用M-1=6(QDQCQBQA=0110)8421和(QAQDQCQB=1001)5421置位即可，应特别注意高低位的顺序。波形图和状态图略。
低电平噪声容限：
甲的关门电平大，所以甲在输入低电平时的
抗干扰能力强。
3-6 试说明下列各种门电路中哪些可以将输出端并联使用（输入端的状态不一定相同）。
⑴ 具有推拉式输出级的TTL电路；
⑵ TTL电路的OCபைடு நூலகம்；
⑶ TTL电路的TS门；
⑷ 普通的CMOS门；
⑸ 漏极开路输出的CMOS门；
⑹ CMOS电路的TS门。
6-24应从RCO引出，此时不管分频比为多少，分频关系都是正确的。
6-25画出状态顺序表或状态图即可。
对于图（a），只要注意QB=0时预置，并且DCBA=QD110即可。
由状态图知，这是模6计数器。
对于图（b），只要注意QC=0时预置，并且DCBA=QD100即可。
由状态图知，这是模10计数器。
该电路设计巧妙，QD均为占空比为50%的方波。
3-5 有两个相同型号的TTL“与非”门，对它们进行测试的结果如下：
⑴ 甲的开门电平为1.4V，乙的开门电平为1.5V；
⑵ 甲的关门电平为1.0V，乙的关门电平为0.9V。
试问在输入相同高电平时，哪个抗干扰能力强？在输入相同的低电平时，哪个抗干扰能力强？
解：高电平噪声容限：
甲的开门电平小，所以甲在输入高电平时的抗干扰能力强；
数字电路与逻辑设计习题及参考答案全套
数字电路与逻辑设计习题及参考答案一、选择题1. 以下表达式中符合逻辑运算法则的是 D 。
A.C ·C=C 2B.1+1=10C.0<1D.A+1=12. 一位十六进制数可以用 C 位二进制数来表示。
A . １B . ２C . ４D . 163. 当逻辑函数有n 个变量时，共有 D 个变量取值组合？A. nB. 2nC. n 2D. 2n4. 逻辑函数的表示方法中具有唯一性的是 A 。
A .真值表 B.表达式 C.逻辑图 D.状态图5. 在一个8位的存储单元中，能够存储的最大无符号整数是 D 。
A .（256）10B .（127）10C .（128）10D .（255）106.逻辑函数F=B A A ⊕⊕)( = A 。
A.BB.AC.B A ⊕D. B A ⊕7．求一个逻辑函数F 的对偶式，不可将F 中的 B 。
A .“·”换成“+”，“+”换成“·”B.原变量换成反变量，反变量换成原变量C.变量不变D.常数中“0”换成“1”，“1”换成“0”8．A+BC= C 。
A .A+B B.A+C C.（A+B ）（A+C ） D.B+C9．在何种输入情况下，“与非”运算的结果是逻辑0。
DA ．全部输入是0 B.任一输入是0 C.仅一输入是0 D.全部输入是110．在何种输入情况下，“或非”运算的结果是逻辑1。
AA ．全部输入是0 B.全部输入是1 C.任一输入为0，其他输入为1 D.任一输入为111．十进制数25用8421BCD 码表示为 B 。
A .10 101B .0010 0101C .100101D .1010112．不与十进制数（53.5）10等值的数或代码为 C 。
A .(0101 0011.0101)8421BCDB .(35.8)16C .(110101.11)2D .(65.4)813．以下参数不是矩形脉冲信号的参数 D 。
A.周期B.占空比C.脉宽D.扫描期14．与八进制数(47.3)8等值的数为： BA. (100111.0101)2B.(27.6)16C.(27.3 )16D. (100111.101)215. 常用的BCD码有 D 。
4时序逻辑电路习题解答解读
自我测验题1．图T4.1所示为由或非门构成的基本SR锁存器，输入S、R的约束条件是。
A．SR=0B．SR=1C．S+R=0D．S+R=1QG22QRS图T4.1 图T4.22．图T4.2所示为由与非门组成的基本SR锁存器，为使锁存器处于“置1”状态，其RS⋅应为。
A．RS⋅=00C．RS⋅=10D．RS⋅=113．SR锁存器电路如图T4.3所示，已知X、Y波形，判断Q的波形应为A、B、C、D 中的。
假定锁存器的初始状态为0。
XYXYABCD不定不定（a）(b)图T4.34．有一T触发器，在T=1时，加上时钟脉冲，则触发器。
A．保持原态B．置0C．置1D．翻转5．假设JK触发器的现态Q n=0，要求Q n+1=0，则应使。
A．J=×，K=0B．J=0，K=×C．J=1，K=×D．J=K=16．电路如图T4.6所示。
实现AQQ nn+=+1的电路是。
A AA AA ．B ．C ．D ．图T4.67．电路如图T4.7所示。
实现n n Q Q =+1的电路是 。
CPCPCPA ．B ．C ．D ．图T4.78．电路如图T4.8所示。
输出端Q 所得波形的频率为CP 信号二分频的电路为 。
1A ． B ． C ．D ．图T4.89．将D 触发器改造成T 所示电路中的虚线框内应是 。
TQ图T4.9A ．或非门B ．与非门C ．异或门D ．同或门 10．触发器异步输入端的作用是 。
A ．清0 B ．置1 C ．接收时钟脉冲 D ．清0或置1 11．米里型时序逻辑电路的输出是 。
A ．只与输入有关B ．只与电路当前状态有关C ．与输入和电路当前状态均有关D ．与输入和电路当前状态均无关12．摩尔型时序逻辑电路的输出是 。
A ．只与输入有关 B ．只与电路当前状态有关C ．与输入和电路当前状态均有关D ．与输入和电路当前状态均无关13．用n 只触发器组成计数器，其最大计数模为 。
A ．nB ．2nC ．n 2D ．2 n14．一个5位的二进制加计数器，由00000状态开始，经过75个时钟脉冲后，此计数B ．01100C ．01010D ．00111图T4.1516．电路如图T4.16所示，假设电路中各触发器的当前状态Q 2 Q 1 Q 0为100，请问在时钟作用下，触发器下一状态Q 2 Q 1 Q 0为 。
触发器模式控制电路设计习题解答
一、测试
（一）判断题
1.同步触发器存在空翻现象。
答案：t
解题：同步触发器存在空翻现象
2.边沿JK触发器，在CP=1期间，当J=K=1时，状态会翻转一次。
答案：F
解题：边沿JK触发器在下降沿或上升沿的时候发生信号的变化。
3. JK触发器具有置0、置1、保持和翻转四种功能。
答案：T
解题：JK触发器具有置0、置1、保持和翻转四种功能。
4.边沿触发器分为上升沿和下降沿触发两种。当CP从1到0跳变时触发器输出状态发生改变的是下降沿触发型触发器；当CP从0到1跳变时触发器输出状态发生改变的是上升沿触发型触发器。
答案：T
解题：边沿触发器分为上升沿和下降沿触发两种。
5. D触发器只有置0和置1两种功能。
答案：T
解题：D触发器只有置0和置1两种功能。
答案：C
解题：D触发器输出有2种稳定状态。
8.RS型触发器不具有( )功能。
A.保持B.翻转C.置1 D.置0
答案：B
解题：RS型触发器不具有翻转功能。
9.对于JK触发器，若希望其状态由0转变为1，则所加激励JK信号分别是( )
A.JK=0XB.JK=X0C.JK=X1D.JK=1X
答案：D
解题：希望其状态由0转变为1，可以采用置1功能和翻转功能。即JK信号为10或11.
图题4
解题： ，代入到特性方程 ，得： ；
，代入到特性方程 ，得： ；
由状态方程可得其状态转换表，如表所示，状态转换图如图2所示。
表
000
001
010
011
100
111
110
101
011
100
110
锁存电路的简单实现
锁存电路的简单实现全文共四篇示例，供读者参考第一篇示例：锁存电路（Latch Circuit）是一种基础的数字电路，用来存储电信号。
它能够在特定条件下，将输入的信号固定在输出端，从而实现对数据的存储和传输。
锁存电路常用于存储器、寄存器、触发器等数字逻辑电路中。
在本文中，我们将介绍锁存电路的工作原理和简单实现方法。
锁存电路的工作原理如下：当控制信号为高电平时，锁存电路处于"打开"状态，可以接收输入信号。
当控制信号为低电平时，锁存电路处于"关闭"状态，输出信号被固定在输出端口。
锁存电路有两种常见的工作方式：RS锁存电路和D锁存电路。
RS锁存电路由两个输入端口（R和S）和两个输出端口（Q和Q'）组成。
当R=0、S=1时，Q=0、Q'=1；当R=1、S=0时，Q=1、Q'=0；当R=S=0时，锁存电路保持上一次的状态。
RS锁存电路的特点是简单而实用，常用于数字系统中的存储器和触发器。
D锁存电路由一个数据输入端口（D）、一个时钟输入端口（CLK）和一个输出端口（Q）组成。
当CLK的上升沿到来时，如果D=1，则Q=1；如果D=0，则Q=0。
D锁存电路能够在时钟脉冲信号下，实现数据的锁存和传输，常用于存储器、寄存器等数字系统中。
下面我们将介绍一个简单的RS锁存电路的实现方法。
这个RS锁存电路使用两个门电路（与门和非门）来构建。
输入端口分别接入R、S信号，输出端口分别接入Q、Q'信号。
电路图如下：```_____| |R-----| |--------Q| S ||_____| _| | Q'| ||------------```代码实现如下（使用Verilog语言）：```module latch (input R, S,output reg Q, Q');always @(R, S)beginif(R==0 && S==1)beginQ = 0;Q' = 1;endelse if(R==1 && S==0)beginQ = 1;Q' = 0;endendendmodule```以上代码将输入的R、S信号进行逻辑判断，根据不同的组合输出不同的Q、Q'信号。
!!!《电子系统设计》第2章习题参考解答（2015年版）
《电子系统设计》第2章习题参考解答（2015年版）《电子系统设计》第2章习题参考解答1、画出图1(a)、(b)所示详细流程图的MDS 图。
解：图1(a)的MDS 图如图1(1)所示，其中，S 0—A ，S 1—B ，S 2—C ，S 3—D ，S 4—E ，S 5—F 。
图1(a)图1(1)图1(b)的MDS图如图1(2)所示，其中，S0—WAIT，S1—A V AIL，S2—"CLR RDY"，S3—"GATE CLK"，S4—"SET RDY"，S5—DTRU；MODE=[MODE(1),MODE(0)]。
LOAD)2、用硬件实现方法设计图2所示MDS图对应的控制器（要求必须用到D触发器、MUX和译码器）。
解：采用3个D触发器，对状态采用二进制(Q2Q1Q0)进行编码如图2所示，状态转换表如表1所示：210输出信号函数表达式为：A=S0，B=S1，CO=S2，D2D1D0图2(1)图2利用D触发器、数据选择器和译码器，设计得出控制器的电原理图如图2(2)所示。
2102210210图2(2)12343、用硬件实现方法设计图3所示MDS图对应的控制器（以计数器为核心）。
解1：选用计数器74LS192作为核心器件。
先进行状态编码，如图3中所示，有三位状态变量Q2Q1Q0。
然后由MDS图可得74LS192的操作表如表2所示。
置数使能信号：LD=X.S0+X.S1+X.S3+Y.S5，置数数据输入端信号：D2=S0+S3，D1=S3+S5，D0=S0+S1+S5，清零信号：CR=RESET+Y S5+S6（全局复位信号RESET为正脉冲信号）。
由MDS图可得输出控制信号为：Z=S0.X，INC=S1，SE=S2，W=S3，FOT=S5。
由此可得控制器的电原理图如图3(1)所示。
Z5图3(1)解2：选用计数器74LS161作为核心器件。
先进行状态编码，如图3中所示，有三位状态变量Q 2Q 1Q 0。
锁存器与触发器(D类)
锁存器Latch概述锁存器（Latch）是一种对脉冲电平敏感的存储单元电路，它们可以在特定输入脉冲电平作用下改变状态。
锁存，就是把信号暂存以维持某种电平状态。
锁存器的最主要作用是缓存，其次完成高速的控制器与慢速的外设的不同步问题，再其次是解决驱动的问题，最后是解决一个I/O口既能输出也能输入的问题。
锁存器是利用电平控制数据的输入，它包括不带使能控制的锁存器和带使能控制的锁存器。
锁存器Latch结构latch：锁存器，是由电平触发，结构图如下：锁存器latch的优缺点优点：1、面积比ff小门电路是构建组合逻辑电路的基础，而锁存器和触发器是构建时序逻辑电路的基础。
门电路是由晶体管构成的，锁存器是由门电路构成的，而触发器是由锁存器构成的。
也就是晶体管-》门电路-》锁存器-》触发器，前一级是后一级的基础。
latch完成同一个功能所需要的门较触发器要少，所以在asic中用的较多。
2、速度比ff快用在地址锁存是很合适的，不过一定要保证所有的latch信号源的质量，锁存器在CPU设计中很常见，正是由于它的应用使得CPU的速度比外部IO部件逻辑快许多。
缺点：1、电平触发，非同步设计，受布线延迟影响较大，很难保证输出没有毛刺产生2、latch将静态时序分析变得极为复杂触发器Flip-flop结构lip-flop：触发器，是时钟边沿触发，可存储1bitdata，是register的基本组成单位，结构图如下：flip-flop的优缺点优点：1、边沿触发，同步设计，不容易受毛刺的印象2、时序分析简单缺点：1、面积比latch大，消耗的门电路比latch多锁存器Latch和触发器flipflop的区别1、锁存器Latch和触发器flipflop锁存器能根据输入端把结果自行保持;触发器是指由时钟边沿触发的存储器单元；由敏感信号（电平，边沿）控制的锁存器就是触发器；2、写电路时，产生锁存器的原因if语句中，没有写else，默认保持原值，产生锁存器，可能不是想要的结果；case语句中，没有写完整default项，也容易产生锁存器；例子：always@（aorb）beginif（a）q=b;end产生了锁存器，如下：没有锁存器的情况always@（aorb）beginif（a）q=b;elseq=0;end3、避免使用D锁存器，尽量使用D触发器D锁存器moduletest_latch（y，a，b）; outputy;inputa;inputb;regy; always@（aorb）beginif（a==1’b1）y=b;endendmoduleD触发器moduletest_d（y，clk，a，b）; outputy;inputclk;inputa;inputb;regy; always@（posedgeclk）beginif（a==1‘b1）y=b;endendmodule从图8可知，例10对应的电路是D触发器。
锁存器与触发器习题与参考答案
第5章 锁存器与触发器 习题与参考答案[题5-1] 画出图题5-1所示的SR 锁存器输出端Q 、Q 端的波形，输入端S 与R 的波形如图所示。
（设Q 初始状态为0）S RSRSRQQ....图题5-1解：SR.QQ....[题5-2] 画出图题5-2所示的SR 锁存器输出端Q 、Q 端的波形，输入端S 与R 的波形如图所示。
（设Q 初始状态为0）S RS RQQ...SR....图题5-2解：SR.Q Q......[题5-3] 画出图题5-3所示的电平触发SR 触发器输出端Q 、Q 端的波形，输入端S 、R 与CLK 的波形如图所示。
（设Q 初始状态为0）C1S RSRQQ....CLKS RCLK...图题5-3解：S RCLK..Q Q..[题5-4] 画出图题5-4所示的电平触发D 触发器输出Q 端的波形，输入端D 与CLK 的波形如图所示。
（设Q 初始状态为0）C1D DQQ....CLKDCLK..图题5-4解：DCLK..QQ....[题5-5] 画出图题5-5所示的边沿触发D 触发器输出端Q 端的波形，输入端D 与CLK 的波形如图所示。
（设Q 初始状态为0）C11DD QQ....CLKDCLK ...DQQ....CLKDCLK...C11D （1）（2）图题5-5解：DCLK ...DCLK...（1）（2）QQ....[题5-6] 画出图题5-6所示的边沿D 触发器输出Q 端的波形，CLK 的波形如图所示。
（设Q 初始状态为0）C11D Q 1CLK....CLK.1C11D Q 2CLK .CLK .图题5-6解：CLK....Q1Q2Q3...[题5-7] 试画出图题5-7所示电路输出端Q 1、Q 0端的波形，CLK 的波形如图所示。
（设Q 初始状态为0）CLK.....图题5-7解：..CLK...Q0Q1[题5-8] 画出图题5-8所示的JK 触发器输出Q 端的波形，输入端J 、K 与CLK 的波形如图所示。
第4章 触发器 习题全解(LJH)
1
2
3
4
5
1
2
345源自0011 0001 0011 0110 0100 1000 0111 0101 0110 0001 0110 1110 0110 0111 0110 0001 0110 1110 0111 0010 0110 0001 0110 1110 0011 0010 0011 0000 0011 0000 0011 0110
t
Q
Q1110 0111 0010 0110 0001 0110 1110 0011 0010 t 0000 0011 0000 0011 0110 0110 ’ 0011
0011 0100 0011 0001 0011 0110 0100 1000 0111
t 0100 1000 0111 0101 0110 0001 0110 1110 0110 0111 0110 0001 0110 1110 0111
0011 0110 0100 1000 0111 0101 0110 0001 0110 1110 0110 0111 0110 0001 0110 1110
0111 0010 0110 0001 0110 1110 0011 0010 0011 0000 0011 0000 0011 0110 0011 0100 0011 0001 0011 0110 0100 1000 0111 0101 0110 0001 0110 1110 0110 0111 0110 0001
0011 0100 0011 0001 0011 0110 0100 1000 0111 t 0100 1000 0111 0101 0110 0001 0110 1110 0110 0111 0110 0001 0110 1110 0111
数字电子技术基础触发器工作原理习题讲解
数字电子技术基础触发器工作原理习题讲解触发器是数字电子电路中非常重要的组成部分，它能够在特定条件下存储和传输信号。
本文将介绍数字电子技术中常见的触发器类型及其工作原理，并通过一些习题讲解来更好地理解触发器的应用。
一、RS触发器RS触发器是最简单的触发器类型之一，它由两个互补的反馈电路组成。
下面是一个常见的RS触发器电路图：（这里用文字描述电路图，如何显示电路拓扑图呢？）说明：- S和R是两个输入端，用来改变触发器的状态。
- Q和Q'是两个输出端，代表触发器当前的状态。
- 反馈回路采用NAND门实现。
当S=0、R=0时，触发器保持不变。
当S=0、R=1时，Q=0、Q'=1。
当S=1、R=0时，Q=1、Q'=0。
当S=1、R=1时，触发器处于不稳定状态，Q和Q'的状态将不确定。
习题一：如果RS触发器的初始状态为Q=0、Q'=1，输入为S=1、R=0，请问触发器的最终状态是什么？答案：触发器的最终状态会保持不变，即Q=1、Q'=0。
习题二：如果RS触发器的初始状态为Q=0、Q'=1，输入为S=0、R=0，请问触发器的最终状态是什么？答案：触发器的最终状态会保持不变，即Q=0、Q'=1。
二、D触发器D触发器是一种特殊的RS触发器，它只有一个输入端D，代表数据输入。
下面是一个常见的D触发器电路图：（同样用文字描述电路图）说明：- D是输入端，用来改变触发器的状态。
- Q和Q'是两个输出端，代表触发器当前的状态。
- 反馈回路采用NAND门实现。
当D=0时，触发器保持不变。
当D=1时，Q=1、Q'=0。
习题三：如果D触发器的初始状态为Q=0、Q'=1，输入为D=1，请问触发器的最终状态是什么？答案：触发器的最终状态会改变，变为Q=1、Q'=0。
习题四：如果D触发器的初始状态为Q=0、Q'=1，输入为D=0，请问触发器的最终状态是什么？答案：触发器的最终状态会保持不变，即Q=0、Q'=1。
第4章触发器思考题与习题题解
思考题与习题题解4-1 判断题1. 由两个TTL 或非门构成的基本RS 触发器，当R=S=0时，触发器的状态为不定。
（ × ）2. RS 触发器的约束条件RS=0表示不允许出现R=S=1的输入。
（ √ ）3. 对边沿JK 触发器，在CP 为高电平期间，当J=K=1时，状态会翻转一次。
（× ）4. 同步触发器存在空翻现象，而边沿触发器和主从触发器克服了空翻。
（ √ ）5. D 触发器的特性方程为Q n +1=D ，与Q n无关，所以它没有记忆功能。
（ × ）4-2 多项选择题 1. 欲使JK 触发器按1+n Q=n Q 工作，可使JK 触发器的输入端（A C D ）。
A.J=1,K=QB.J=Q,K=QC.J=Q ,K=QD.J=Q ,K=12. 对于T 触发器，若原态n Q =1，欲使次态1+n Q =1，应使输入T=（ A D ）。
A.0B.1C.QD. Q 3. 欲使JK 触发器按1+n Q=0工作，可使JK 触发器的输入端（ B C D ）。
A.J=K=1B.J=Q,K=QC.J=Q,K=1D.J=0,K=14. 欲使JK 触发器按Qn+1=Qn 工作，可使JK 触发器的输入端（ A B D ）。
A.J=K=0B.J=Q,K=QC.J=Q ,K=QD.J=Q,K=0 5. 对于T 触发器，若原态nQ =0，欲使次态1+n Q =1，应使输入T=（ B D ）。
A.0B.1C.QD. Q 6. 欲使JK 触发器按1+n Q=1工作，可使JK 触发器的输入端 （B C D ）。
A.J=K=1B.J=1,K=0C.J=K=QD.J=Q ,K=0 4-3 单项选择题1. 为实现将JK 触发器转换为D 触发器，应使（ A ）。
A.J=D,K=D B.K=D,J=DC.J=K=DD.J=K=D 2. 对于JK 触发器，若J=K ，则可完成（ C ）触发器的逻辑功能。
A.RS B.D C.T D.T ˊ3. 欲使D 触发器按1+n Q =n Q 工作，应使输入D=（D ）。
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任务8.2模式锁存触发电路设计任务说明习题解答
一、测试
（一）判断题
1、移位寄存器74LS194 可串行输入并行输出，但不能串行输入串行输出。
答案：F
解题：并行送数功能。
当/CR=1，M1M0=11时，在上升沿作用下，D0～D3端输入的数码d0～d3并行送入寄存器。
当/CR=1、M1M0=01时，在上升沿作用下，DSR端输入的数码依次送入寄存器。
2、寄存器并行方式与串行方式比较，并行存取方式的速度比串行存取方式慢得多，而且所用的数据线要比串行方式多。
答案：F
解题：寄存器并行方式与串行方式比较，并行存取方式的速度比串行存取方式快得多，但所用的数据线要比串行方式多。
3、寄存器能够把串行数据变成并行数据。
答案：T
解题：寄存器能够把串行数据变成并行数据。
4、双向移位寄存器74LS194当/CR端输入低电平时，所有输出均为零。
答案：T
解题：双向移位寄存器74LS194当/CR端输入低电平时，所有输出均为零。
5、数据锁存器74HC573的/OE引脚输入无效信号为高时，输出为高阻。
答案：T
解题：数据锁存器74HC573的/OE引脚输入无效信号为高时，输出为高阻
6.能存放二值代码的部件叫做寄存器。
寄存器按功能分为数码寄存器和移位寄存器。
数码寄存器只供暂时存放数码，可以根据需要将存放的数码随时取出参加运算或者进行数据处理。
移位寄存器不但可存放数码，而且在移位脉冲作用下，寄存器中的数码可根据需要向左或向右移位。
答案：T
解题：能存放二值代码的部件叫做寄存器。
寄存器按功能分为数码寄存器和移位寄存器。
数码寄存器只供暂时存放数码，可以根据需要将存放的数码随时取出参加运算或者进行数据处理。
移位寄存器不但可存放数码，而且在移位脉冲作用下，寄存器中的数码可根据需要向左或向右移位。
7.从寄存器取出数码的方式也有并行输出和串行输出两种。
在并行输出方式中，被取出的数码在对应的输出端同时出现；在串行输出方式中，被取出的数码在一个输出端逐位输出。
答案：T
解题：从寄存器取出数码的方式也有并行输出和串行输出两种。
在并行输出方式中，被取出的数码在对应的输出端同时出现；在串行输出方式中，被取出的数码在一个输出端逐位输出。
8.构成寄存器的核心器件是触发器。
对寄存器中的触发器只要求具有置0、置1的功能即可，所以无论何种结构的触发器，只要具有该功能就可以构成寄存器了。
答案：T
解题:构成寄存器的核心器件是触发器。
对寄存器中的触发器只要求具有置0、置1的功能即可，所以无论何种结构的触发器，只要具有该功能就可以构成寄存器了。
9. 数据锁存器74HC573的输出具有高阻、保持、数据输出等功能。
答案：T
解题: 数据锁存器74HC573的输出具有高阻、保持、数据输出等功能。
10.构成寄存器的核心器件是触发器。
所有触发器都可以构成寄存器。
答案：F
解题:对寄存器中的触发器只要求具有置0、置1的功能即可，不是所有的寄存器，比如T和T’寄存器就不可以。
（二）选择题
1、有一组代码需暂时存放，应选用（）。
A.计数器
B.寄存器
C.编码器
D.译码器
答案：B
解题：寄存器可用于数据存储。
2、如果采用四位单向移位寄存器，将四位二进制数串行输入变保存起来需（）个CP脉冲才能完成。
A.1
B.4
C.8
D.16
答案：B
解题：因为要求是串行输入，每次CP输入一位数据。
所以需要4个脉冲。
3、为了把串行输入的数据转换为并行输出的数据，可以使用（）。
A．寄存器B．移位寄存器C．计数器D．存储器
答案：B
解题：移位寄存器可以实现串行输入的数据转换为并行输出的数据。
4、有一个左移移位寄存器，当预先置入1011后，其串行输入固定接0，在4个移位脉冲CP作用下，四位数据的移位过程是（ A ）。
A. 1011--0110--1100--1000--0000
B. 1011--0101--0010--0001--0000
C. 1011--1100--1101--1110--1111
D. 1011--1010--1001--1000—0111
答案：A
解题：1011--0110--1100--1000--0000
5、N个触发器可以构成能寄存（）位二进制数码的寄存器。
A.N-1
B.N
C.N+1
D.2N
答案：B
解题：一个触发器对应寄存器的一个位。
6. 下列功能的触发器中，（）不能构成移位寄存器。
A．SR触发器B．JK触发器C．D触发器D．T和T＇触发器。
答案：D
解题：要求具有置0、置1的功能。
7. 4位移位寄存器，现态Q0Q1Q2Q3为1100，经左移1位后其次态为（）。
A．0011或1011 B．1000或1001 C．1011或1110 D．0011或1111
答案：B
解题：输入是0，出现1000；输入是1，出现1001状态。
8.一个四位串行数据，输入四位移位寄存器，时钟脉冲频率为1kHz，经过（）可转换为4位并行数据输出。
A．8ms B．4ms C．8µs D．4µs
答案：B
解题：需要4个CP脉冲时间，每个CP时间为1ms。
9.要使锁存器74HC573将输入数据送到输出端，那么输出使能端/OE和锁存控制端LE信号分别为（）
A.0,1
B.0,0
C.1,0
D.1,1
答案：A
解题: 输出使能端/OE有效，为0；锁存控制端LE为有效信号1，实现将输入数据送到输出端功能。
10.当锁存器74HC573的输出使能端/OE为低电平，锁存控制端LE信号也为低电平，那么输出（）
A.高阻抗
B.保持
C.D
答案：B
解题: 输出使能端/OE有效，为0；锁存控制端LE为有效信号0，实现将输入数据送到输出端功能保持功能。
二、课后作业
1、试画出用2片74LS194组成8位双向移位寄存器的逻辑图。
解题:如下图所示。
图1
2、分析下图所示电路，画出状态转换图和时序图，并说明CP 和Q2是几分频。
×
××××&1
074LS194D R D IR D
IL CP D 0D 1D 2D 3
Q 0Q 1Q 2Q 3S 0S 1CP R D
图题2
解题:从图所示电路图可知，S1S0=01，根据表4.8-3所示的74LS194功能移寄存器的逻辑功能，可画出如图4.8-7所示的状态图。
从上述时序图可知，CP与Q2之间的关系为七分频。