实验三：多功能数字钟

南昌大学实验报告学生姓名：学号：专业班级：实验类型：□验证□综合▉设计□创新实验日期：10.26_ 实验成绩：实验三：多功能数字钟的设计一、实验目的1、了解数字钟的工作原理。

2、进一步熟悉用V HDL 语言编写驱动七段码管显示的代码。

3、掌握V HDL 编写中的一些小技巧。

二、实验原理多功能数字钟应该具有的功能有：显示时－分－秒、整点报时、小时和分钟可调等基本功能。

首先要知道钟表的工作机理，整个钟表的工作应该是在1Hz信号的作用下进行，这样每来一个时钟信号，秒增加1秒，当秒从59秒跳转到00秒时，分钟增加1分，同时当分钟从59 分跳转到00分时，小时增加1小时，但是需要注意的是，小时的范围是从0～23 时。

在实验中为了显示的方便，由于分钟和秒钟显示的范围都是从0～59，所以可以用一个3位的二进制码显示十位，用一个四位的二进制码（BCD 码）显示个位，对于小时因为它的范围是从 0～23，所以可以用一个 2 位的二进制码显示十位，用4位二进制码（BCD 码）显示个位。

实验中由于七段码管是扫描的方式显示，所以虽然时钟需要的是 1Hz 时钟信号，但是扫描确需要一个比较高频率的信号，因此为了得到准确的1Hz 信号，必须对输入的系统时钟进行分频。

对于整点报时功能，用户可以根据系统的硬件结构和自身的具体要求来设计。

本实验设计的是当进行整点的倒计时5秒时，让L ED 来闪烁进行整点报时的提示。

三、实验内容本实验的任务就是设计一个多功能数字钟，要求显示格式为小时－分钟－秒钟，整点报时，报时时间为5秒，即从整点前5秒钟开始进行报时提示，LED 开始闪烁，过整点后，停止闪烁。

系统时钟选择时钟模块的 10KHz，要得到 1Hz时钟信号，必须对系统时钟进行 10,000 次分频。

调整时间的的按键用按键模块的S1和S2，S1调节小时，每按下一次，小时增加一个小时，S2调整分钟，每按下一次，分钟增加一分钟。

另外用S8 按键作为系统时钟复位，复位后全部显示00－00－00。

实验箱中用到的数字时钟模块、按键开关、LED、数码管与 FPGA 的接口电路，以及数字时钟源、按键开关、LED、数码管与F PGA 的管脚连接在以前的实验中都做了详细说明，这里不在赘述。

四、实验预测结果与现象当设计文件加载到目标器件后，按动“模式”按键使单8字数码管显示“0”，将数字信号源模块的时钟选择为10KHz，数码管开始显示时间，从 00-00-00 开始。

在整点的前5秒的时候，LED 灯模块的 LED1-LED5 开始闪烁。

一旦超过整点，LED停止显示。

按动按键开关的S1、S2小时和分钟开始步进，进行时间的调整。

按下按键开关的S3，显示恢复到00-00-00 重新开始显示时间。

按下k1键改变时间模式，k1=0为24小时制，k1=1为12小时制.五、实验程序----------------------------------------------------------------------------------------------------------------- Title:多功能数字钟-- 参考自网上-- 共分为5个进程-- Data: 2012-10-26-------------------------------------- 进程P1，-- 实现功能为分频。

分别为计数频率和调时频率:-- clk为输入10khz频率，clk1hz、clk10hz为分频后输出频率-- 输入时钟clk，输出分频时钟clk1hz，clk10hzlibrary ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity p1 isport(clk: in std_logic;clk1hz:out std_logic);end p1;---------------------------------------------------architecture behave of p1 issignal Clk_Count1 : std_logic_vector(13 downto 0);beginprocess(clk)beginif(Clk'event and Clk='1') thenif(Clk_Count1<10000) thenClk_Count1<=Clk_Count1+1;elseClk_Count1<="00000000000001";end if;end if;end process;Clk1Hz<=Clk_Count1(13);end behave;---------------------------------------------------------------------------------------------------------------------- -- 进程P2-- 实现功能为复位、调时-- 输入分频时钟clk1hz，复位键rst=0时，复位，调时脉冲s1，调分脉冲s2。

-- hour10~sec1为计数当前状态输入-- hour_10~sec_1为调时输出状态；作为计数模块的输入；-- k2为状态控制位，当k2=1时，说明调时模块工作，此时计数模块停止计时，k2=0时，调时模块不工作，此时计数模块照常工作。

-- k1为计时模制控制位，当k1=1时，一天为12小时，k1=0时，一天为24小时。

library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity p2 isport( clk1hz:in std_logic;rst :in std_logic;s1,s2:in std_logic;k1:in std_logic;k2:buffer std_logic;hour10,hour1,min10,min1,sec10,sec1:in integer range 0 to 9;hour_10,hour_1,min_10,min_1,sec_10,sec_1 :buffer integer range 0 to 9);end p2;---------------------------------------------architecture behave of p2 isbeginprocess(clk1hz,Rst,s1,s2,k1)beginif(rst='0' or s1='0' or s2='0') then -- 当调时模块中rst，s1，s2有一位有效，则计数模块停止，调时模块的输出作为计数模块的输入。

k2<='1';elsek2<='0';end if;if(Clk1Hz'event and Clk1Hz='1') thenif(Rst='0') thenSEC_1<=0;SEC_10<=0;MIN_1<=0;MIN_10<=0;HOUR_1<=0;HOUR_10<=0;elsif(S1='0') then -- 调节小时。

if(hour_1=9) thenhour_1<=0;hour_10<=hour_10+1;elsif(k1='0' and hour_10=2 and hour_1=3) thenhour_1<=0;hour_10<=0;elsif(k1='1'and hour_10=1 and hour_1=1) thenhour_1<=0;hour_10<=0;elsehour_1<=hour_1+1;end if;elsif(S2='0') then --调节分钟if(min_1=9) thenmin_1<=0;if(min_10=5) thenmin_10<=0;elsemin_10<=min_10+1;end if;elsemin_1<=min_1+1;end if;elsehour_10<=hour10;hour_1<=hour1;min_10<=min10;min_1<=min1;sec_10<=sec10;sec_1<=sec1;end if;end if;end process;end behave;-- 进程p3-- 实现功能为计时library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity p3 isport( Clk1hz : in std_logic; -- 时钟输入k2 : in std_logic; -- 状态标志，当rst、s1、s2都1时为0，否则为1k1 : in std_logic ; -- 时模可变输入信号，当k1=1时，一天12小时，k1=0时，一天为24小时hour_10,hour_1 : in integer range 0 to 9;min_10,min_1 : in integer range 0 to 9;sec_10,sec_1 : in integer range 0 to 9 ;hour1,hour10 : buffer integer range 0 to 9;min10,min1 : buffer integer range 0 to 9;sec10,sec1 : buffer integer range 0 to 9);end p3;------------------------------------------------------architecture behave of p3 isbeginprocess(clk1hz)beginif(k2='1')then -- 当k2=1时，则调时模块p2工作，将调时后的计数状态送给当前计数值sec1<=sec_1;sec10<=sec_10;min1<=min_1;min10<=min_10;hour1<=hour_1;hour10<=hour_10;Else -- 当k2=0时，p2调时模块不工作，此时计数模块p3按正常分频计时if(Clk1hz'event and Clk1hz='1') thenif(sec1=9) thensec1<=0;if(sec10=5) thensec10<=0;if(min1=9) thenmin1<=0;if(min10=5) then -- 分为60进制min10<=0;if(hour1=9) thenhour1<=0;hour10<=hour10+1;elsif(k1='0' and hour10=2 and hour1=3) then -- 当k1=0时，一天24小时hour1<=0;hour10<=0;elsif(k1='1' and hour10=1 and hour1=1)then --当k1=1时，一天12小时hour1<=0;hour10<=0;elsehour1<=hour1+1;end if;elsemin10<=min10+1;end if;elsemin1<=min1+1;end if;elsesec10<=sec10+1;end if;elsesec1<=sec1+1;end if;end if;end if;end process;end behave;---------------------------------------------------------------------------------------------------------------------- -- 进程P4-- 实现功能为整点报时library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity p4 isport(clk1hz:in std_logic; -- 输入时钟信号led:out std_logic_vector(3 downto 0); -- led灯控制信号，作报时用min10,min1,sec10,sec1:in integer range 0 to 9 -- 实现整点报时，59分55秒开始);end p4;-----------------------------------------------------------architecture behave of p4 issignal led_count : std_logic_vector(2 downto 0);signal led_display : std_logic_vector(3 downto 0);beginprocess(Clk1hz)beginif(Clk1hz'event and Clk1hz='1') thenif(min10=5 and min1=9 and sec10=5 and sec1>3) then -- 在59分5秒开始提示led_Count<=led_Count+1;elseled_count<="000";end if;end if;end process;process(led_count)begincase (led_count) iswhen "000"=>led_display<="0000";when "001"=>led_display<="1111";when "010"=>led_display<="0111";when "011"=>led_display<="0011";when "100"=>led_display<="0001";when "101"=>led_display<="1111";when others=>led_display<="0000";end case;led<=led_display;end process;end behave;---------------------------------------------------------------------------------------------------------------- -- 进程P5-- 实现功能为数码管动态扫描显示library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity p5 isport(Clk : in std_logic; -- 输入时钟脉冲SEG_SEL : buffer std_logic_vector(2 downto 0); -- 数码管位选信号hour10,hour1,min10,min1,sec10,sec1:in integer range 0 to 9;Display : out std_logic_vector(6 downto 0) -- 七段显示码);end p5;----------------------------------------------------------architecture behave of p5 issignal Disp_Temp : integer range 0 to 15;signal Disp_Decode : std_logic_vector(6 downto 0);beginprocess(seg_sel)begincase (seg_sel+1) iswhen "000"=>Disp_Temp<=HOUR10;when "001"=>Disp_Temp<=HOUR1;when "010"=>Disp_Temp<=10;when "011"=>Disp_Temp<=MIN10;when "100"=>Disp_Temp<=MIN1;when "101"=>Disp_Temp<=10;when "110"=>Disp_Temp<=SEC10;when "111"=>Disp_Temp<=SEC1;end case;end process;process(Clk)beginif(Clk'event and Clk='1') then --扫描累加seg_sel<=seg_sel+1;Display<=Disp_Decode;end if;end process;process(Disp_Temp) --数码管显示转换begincase Disp_Temp iswhen 0=>Disp_Decode<="0111111"; --0when 1=>Disp_Decode<="0000110"; --1when 2=>Disp_Decode<="1011011"; --2when 3=>Disp_Decode<="1001111"; --3when 4=>Disp_Decode<="1100110"; --4when 5=>Disp_Decode<="1101101"; --5when 6=>Disp_Decode<="1111101"; --6when 7=>Disp_Decode<="0000111"; --7when 8=>Disp_Decode<="1111111"; --8when 9=>Disp_Decode<="1101111"; --9when 10=>Disp_Decode<="1000000"; ---when others=>Disp_Decode<="0000000"; --全灭end case;end process;end behave;六、设计步骤1、将五个模块程序保存在一个工程目录下，分别进行编译，成功后在将其分别生成原理图模块，如图一所示，再在原工程目录下新建一个bdf文件，取名为epx19，保存后按图二所示连接各模块图一图二2、功能仿真（1）、K1=时，一天为12小时制，即计时到11:59:59秒后变为00:00:00，如下图所示（2）、K1=0时为一天24小时，即计时到23:59:59秒后变为00:00:00，如下图所示（3）当s1=0时，调时，且k2=1，表明计时模块停止工作，此时设置k1=0，为24小时制，而当s1=1；s2=1；rst=1时k2=0，此时hour10直接赋值给hour_10，hour1直接赋值给hour_1，图中hour_10与hour_1的值在k2=0时均变为1，分别与hour10，hour1当前值相类似，其余类似。