Xilinx-FPGA配置的一些细节

Xilinx FPGA配置的一些细节

2010年07月03日星期六 14:26

0 参考资料

(1) Xilinx: Development System Reference Guide. dev.pdf, v10.1

在Xilinx的doc目录下有。

(2) Xilinx: Virtex FPGA Series Configuration and Readback. XAPP138 (v2.8) March 11, 2005

在Xilinx网站上有，链接

(3)Xilinx: Using a Microprocessor to Configure Xilinx FPGAs via Slave Serial or SelectMAP Mode.XAPP502 (v1.5) December 3, 2007

在Xilinx网站上有，链接

注：此外xapp139和xapp151也是和配置相关的。

(4)Xilinx: Virtex-4 Configuration Guide. UG071 (v1.5) January 12, 2007

(5) Tell me about the .BIT .

链接：

1 Xilinx配置过程

主要讲一下Startup Sequence。

Startup Sequence由8个状态组成.

除了7是固定的之外，其它几个的顺序是用户可设置的，而且Wait for DCM和DCI是可选的。

其中默认顺序如下：

这些在ISE生成bit文件时通过属性页设定。

这几个状态的具体含义如下：

Release_DONE : DONE信号变高

GWE : 使能CLB和IOB，FPGA的RAMs和FFs可以改变状态

GTS : 激活用户IO，之前都是高阻。

EOS : 表示配置结束

DCI_MATCH : 表示所有的DCI(Digitally Controlled Impedance)控制器已经把内部电阻和外部参考电阻匹配完毕。

DCM_LOCK : 表示所有的DCM已经锁定。这个选项默认是选中的。

因此，我们可以得出如下结论：

（1）FPGA最后的Startup过程有8个周期，其中DONE变高仅仅是第4个周期。因此，在DONE变高之后还需要再给3个CCLK。否则DONE虽然变高了，FPGA程序并没有正确运行。

（2）ISE会在设计中搜索用户是否使用了DCI，如果是，FPGA会使用2个周期的Start Up Phase，等待DCI匹配上。即FPGA会在那儿等待，直到DCI匹配上。如果我们在上位机读取了配置文件，获得了文件大小，我们把它写到负责加载V4的SP3里，然后CCLK时钟就不给了。这就产生问题，因为DCI匹配需要时间，我们的问题就是，过了一段时间，DCI匹配完毕了，但是CCLK却没有了，因此FPGA一直处在Start UP的前2个Phase上，不会到DONE。导致无法配置成功。

看xilinx Development System Reference Guide(dev.pdf)中，写到

BitGen Match_cycle

The BitGen Match_cycle setting specifies a stall in the Startup cycle until digitally

controlled impedance (DCI) match signals are asserted.DCI matching does not begin on the Match_cycle that was set in BitGen. The Startup sequence simply waits in this cycle until DCI has matched. Given that there are a number of variables in determining how long it will take DCI to match, the number of CCLK cycles required to complete the Startup sequence may vary in any given system. Ideally, the configuration solution should continue driving CCLK until DONE goes high. When the Auto setting is specified, BitGen searches the design for any DCI I/O standards.

If DCI standards exist, BitGen uses Match_cycle:2. Otherwise, BitGen uses Match_cycle:NoWait.

关于DCI_MATCH的设置，在生成bit文件的StartUP Options里有个Match Cycle的选项，默认是Auto。含义是ISE会去确认用户是否使用了DCI，没有的话，Startup Sequence直接跳过这一步，否则会等待DCI匹配完毕。

2 bit文件的格式

.bit是二进制文件，可以分为三个部分：头部冗余信息，配置数据，尾部冗余信息。

其中头部信息的格式可以参见《Tell me about the .BIT 》.它里面包含了当前ISE工程名字、编译时间等信息，因此头部信息的长度是不确定的，72个字节左右。

第二部分是配置数据流，以0xFF FF FF FF AA 99 55 66开头，AA 99 55 66是Xilinx指定的同步字符。配置数据流的具体格式及含义可以参见参考文献，比如ug071.pdf的P95

的Configuration Sequence，基本格式就是指令+数据，很清晰地给出哪个字节是什么命令，用来干什么。例如bit文件中，加载数据帧之后，有CMD寄存器的命令： START 0x5(0101b) 表示开始Start-Up Sequence。

最后一部分是尾部信息，由16个32bit的空操作指令：0x20 00 00 00组成。大家可以打开bit文件看，有很多20 00 00 00。这些表示空操作。这部分信息可以不用加载到FPGA。我认为Xilinx把bit文件后面加上这些空操作，是为了在SelectMAP时能让用户多给一些CCLK，完成StartUp。

3 bit文件和bin文件的区别

.bin文件和.bit的区别就在于，.bin只包含配置数据，没有前面的header inforamtion。

4 SelectMAP文件是加载.bit呢还是.bin？

既然.bit和.bin仅仅是header information不一样，配置数据是一样的，所以两个文件都可以加载。

但是，当用户在ISE中调用了EDK（比如使用microblaze或者powerpc），ISE生成.bin

文件并不会把用户的.elf文件初始化到FPGA内部的数据和程序存储器中，造成用户的microblaze或ppc代码不运行。至少当前ISE版本(<=10.1)是这样的，不知道以后的版本Xilinx会不会解决这个bug。

因此，推荐使用.bit文件。

5 EDK生成的.bit和ISE生成的.bit文件有什么区别吗？

我们发现，EDK的工程中，生成的.bit文件通过SelectMAP加载到FPGA，程序运行不正常，如果用JTAG加载这个.bit文件，则程序运行正常。

如果把EDK的工程作为ISE的子模块调用，生成的.bit可以通过SelectMAP加载。

那么，EDK生成的.bit和ISE生成的.bit有什么区别吗?

有！原因就在于ISE和EDK的StartUp Clock默认属性设置的不一样。

在ISE-> Generate Programming File的属性-> Startup Options -> FPGA Start-Up Clock 的Value是CCLK；