用CD4046组成的高倍锁相倍频器
锁相技术应用CD4046集成电路
锁相技术应用CD4046集成电路一、实验目的（1） 学习锁相环的工作原理、性能及使用方法；（2） 学习锁相环在调频信号解调中的应用原理。
二、实验要求（1） 装调CD4046锁相环电路，掌握锁定范围和有关参数之间的关系；（2） 观察和分析用锁相环调调频信号的工作过程。
三、锁相环的工作原理1、锁相环路的组成锁相环路为什么能够进入相位跟踪，实现输出与输入信号的同步呢？因为它是一个相位的负反馈控制系统。
这个负反馈控制系统是由鉴相器（PD ）、环路滤波器（LF ）和电压控制振荡器（VCO ）三个基本部件组成的，基本构成如图1： )(1t θ )(t u d )(t u c )(2t θ图1实际应用中有各种形式的环路，但它们都是由这个基本环路演变而来的。
下面逐个介绍基本部件在环路中的作用（1） 鉴相器（PD ）是一个相位比较装置，用来检测输入信号相位与反馈信号相位之间的相位差。
输出的误差信号是相差的函数，即鉴相特性可以是多种多样的，有正弦形特性、三角形特性、锯齿形特性等等。
常用的正弦鉴相器可用模拟相乘器与低通滤波器的串接作为模型。
（2） 环路滤波器（LP ）具有低通特性，它可以起到图中低通滤波器的作用，更重要的是它对环路参数调整起差决定性的作用。
（3） 压控振荡器（VCO ）是一个电压—―频率变换装置，在环中作为被控振荡器，它的振荡频率应随输入控制电压)(t u c 线性地变化。
实际应用中的压控振荡器的控制特性只有有限的线性控制范围，超出这个范围之后控制灵敏度将会下降。
压控振荡器应是一个具有线性控制特性的调频振荡器，对它的基本要求是：频率稳定度好（包括长期稳定度与短期稳定度）；控制灵敏度0K 要高；控制特性的线性度要好；线性区域要宽等等。
这些要求之间往往是矛盾的，设计中要折衷考虑。
PD LF VCO压控振荡器电路的形式很多，常用的有LC压控振荡器、晶体压控振荡器、负阻压控振荡器和RC压控振荡器等几种。
前两种振荡器的频率控制都是用变容管来实现的。
锁相环CD4046的应用设计及研究_曾素琼
文章编号：1003- 0107(2012)01- 0072- 04
Ab s tra ct: In this p a p e r,p ha s e loc ke d loop is d is c us s e d of the p rinc ip le a nd a p p lic a tion,PLL fre q ue nc y
CKA，输出端为 QA；另一个为五进制计数电路，计数脉 冲输入端为 CKB，输出端为 QB，QC，QD，这两个计数器 可独立使用；当将 QA 连到 CKB；R 01、R02、R92、R91 接地, 当计数脉冲输入 CKA 时，可构成十进制计数器[7]。
图 7 所示；把 CD4046 的 3 脚与 QB 相连，即 74LS90 为 4 分频时，用示波器测 CD4046 的 4 脚得到频率输出为 3.96kHz (理论值为 4.0kHz)的正弦波形，如图 8 所示；把 CD4046 的 3 脚与 QC 相连，用示波器测 CD4046 的 4 脚 得到频率输出为 7.94kHz (理论值为 8.0kHz)的正弦波形， 如图 9 所示。
频率合成器和常规的振荡式正弦信号频率源相比， 其主要优点是：
(1)具有较高的频率长期稳定度，相位噪声小。若频 率合成器用恒温控制的高稳定度的石英晶体振荡器作 为基准频率源(或称主晶振)的话，则△f/f0 可达 10-10～ 10-8/ 日，而常规的振荡式正弦信号频率源，其稳定度一 般的只能达到△f/f0=10-8～10-5/ 日；
图 2 倍频锁相环频率合成原理方框图
2.2 基于锁相环 CD4046 频率合成器设计
2.2.1 锁相环 CD4046 介绍
CD4046 常使用集成电路的锁相环。它是通用的 CMOS 锁相环集成电路，其特点是电源电压范围宽 (为 3～18V），输入阻抗高(约 100MΩ)，动态功耗小，在中心 频率 fo 为 10kHz 下功耗仅为 600μW，属微功耗器件。 CD4046 内部电原理框图如图 3 所示，它主要由相位比
锁相环CD4046设计频率合成器
目录一、设计和制作任务 (3)二、主要技术指标 (3)三、确定电路组成方案 (3)四、设计方法 (4)（一）、振荡源的设计 (4)（二）、N分频的设计 (4)（三）、1KHZ标准信号源设计（即M分频的设计） (5)五、锁相环参数设计 (6)六、电路板制作 (7)七、调试步骤 (8)八、实验小结 (8)九、心得体会 (9)十、参考文献 (9)附录：各芯片的管脚图 (10)锁相环CD4046设计频率合成器内容摘要：频率合成是以一个或少量的高准确度和高稳定度的标准频率作为参考频率，由此导出多个或大量的输出频率，这些输出的准确度与稳定度与参考频率是一致的。
在通信、雷达、测控、仪器表等电子系统中有广泛的应用，频率合成器有直接式频率合成器、直接数字式频率合成器及锁相频率合成器三种基本模式，前两种属于开环系统，因此是有频率转换时间短，分辨率较高等优点，而锁相频率合成器是一种闭环系统，其频率转换时间和分辨率均不如前两种好，但其结构简单，成本低。
并且输出频率的准确度不逊色与前两种，因此采用锁相频率合成。
关键词：频率合成器CD4046一、设计和制作任务1．确定电路形式，画出电路图。
2．计算电路元件参数并选取元件。
3．组装焊接电路。
4．调试并测量电路性能。
5．写出课程设计报告书二、主要技术指标1．频率步进 1kHz2．频率稳定度f ≤1KHz3．电源电压 Vcc=5V三、确定电路组成方案原理框图如下，锁相环路对稳定度的参考振动器锁定，环内串接可编程的分频器，通过改变分频器的分配比N，从而就得到N倍参考频率的稳定输出。
晶体振荡器输出的信号频率f1，经固定分频后（M分频）得到基准频率f1’，输入锁相环的相位比较器（PC）。
锁相环的VCO输出信号经可编程分频器（N分频）后输入到PC的另一端，这两个信号进行相位比较，当锁相环路锁定后得到：f1/M=f1’=f2/N 故f2=Nf’1 (f’1为基准频率)当N变化时，或者N/M变化时，就可以得到一系列的输出频率f2。
用CD4046组成的高倍锁相倍频器
⽤CD4046组成的⾼倍锁相倍频器
⽤CD4046组成的⾼倍锁相倍频器
孙⼴俊;张景伟
【期刊名称】《国外电⼦元器件》
【年(卷),期】1998(000)002
【摘要】本⽂介绍了锁相环集成电路ＣＤ４０４６的内部结构功能及特点，并给出在⾼倍锁相倍频器中的应⽤。
【总页数】2页(36-37)
【关键词】锁相环;锁相倍频;压控振荡;分频;倍频器
【作者】孙⼴俊;张景伟
【作者单位】电⼦⼯业部第22研究所;电⼦⼯业部第22研究所
【正⽂语种】英⽂
【中图分类】TN771
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用CD4046 组成的高倍锁相倍频器
SM 2581 有如下特点 : ●内含四个电阻通道 , 分别作为四个可调 电位器 ; ●根 据 后 缀 不 同 , 可 变 阻 值 范 围 有 10kΩ、50kΩ、100kΩ 三种 ; ●每个电阻通道有 256 个滑臂阻值定位 点 ,可用微处理器进行编程控制 ,也可手动控制 ;
(下转 45 页)
图 1 SM 2581 管脚排列图
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《国外电子元器件》1998 年第 2 期 1998 年 2 月
●新特器件应用
用 CD4046 组成的高倍锁相倍频器
电子工业部第 22 研究所 孙广俊 张景伟
摘要 : 本文介绍了锁相环集成电路 CD4046 的内部结构功能及特点 ,并给出在高倍锁 相倍频器中的应用 。 关键词 :锁相环 锁相倍频 压控振荡 分频
CD4046 的组成方框图如图 1 所示 。整 个电路由鉴相器 Ⅰ、鉴相器 Ⅱ、压控振荡器 、 源极跟随器和一个 5V 左右的齐纳二极管等 几部分组成 。两个鉴相器有公共输入端和反 馈输入端 ,并分别加有整形放大器 。 1. 2 使用说明
使用时需外接低通滤波器(阻容元件) 形 成完整的锁相环 。此外 , 其内部设有一个
源极跟随器在 V CO 输入电压作用下由 脚 10 输出解调信号 。如果使用这一端时 ,应 从 脚 10 到 V SS 外 接 一 个 电 阻 R3 ( R3 ≥ 10kΩ) 作为负载 ,如果不使用这个端子 ,可以 断开 。V CO 输出可以直接与相位比较器连 接 , 也可以通过分频器连到相位比较器的输 入端 。
CD4046中文资料
CD4046中文资料
锁相环CD4046为数字锁相环(PLL)芯片，内有两个PD、VCO、缓冲放大器、输入信号放大与整形电路、内部稳压器等。
它具有电源电压范围宽、功耗低、输入阻抗高等优点，其工作频率达1MHz，内部VCO 产生50% 占空比的方波，输出电平可与TTL电平或CMOS 电平兼容。
同时，它还具有相位锁定状态指示功能。
信号输入端：允许输入0.1V左右的小信号或方波，经A1放大和整形，提供满足PD要求的方波。
PDI由异或门构成，具有三角形鉴相特性。
它要求两个输入信号均为50%占空比的方波。
当无输入信号时，其输出电压为VDD/2，用以确定VCO的自由振荡频率PDI 由异或门构成，具有三角形鉴相特性。
它要求两个输入信号均为50%占空比的方波。
当无输入信号时，其输出电压为VDD/2，用以确定VCO的自由振荡频率。
通常输入信噪比以及固有频差较小时采用PDI，输入信噪比较高或固有频差较大时，采用PDⅡ。
R1 、R2、C确定VCO 频率范围。
R1控制最高频率，R2控制最低频率。
R2=∞时，最低频率为零。
无输入信号时，PDⅡ将VCO调整到最低频率。
锁相环CD4046的一个重要功能是：内部压迫、控振荡器的输出信号从第4脚输出后引至第3脚输入，与从第14脚输入的外部基准频率信号和相位的比较。
当两者频率相同时同，压控振荡器的频率能自动调整，直到与基准频率相同。
CD4046内部结构图。
cd4046原理
cd4046原理CD4046是一种常用的集成电路，用于频率锁定环路和相位比较器。
它由一个VCO（Voltage Controlled Oscillator）和两个相位比较器组成。
我们来了解一下CD4046的基本原理。
CD4046是一种锁相环（PLL）电路，它可将输入信号锁定在特定的频率上。
PLL是一种负反馈控制系统，它通过调整输出信号的相位和频率来与输入信号保持一致。
CD4046的输入信号经过一个相位比较器与VCO的输出信号进行比较，然后通过一个滤波器对比较结果进行平滑处理，最后输出给VCO进行频率调整。
CD4046中的相位比较器有两个，分别为相位比较器1和相位比较器2。
相位比较器1用于锁定输入信号的相位，相位比较器2用于锁定输入信号的频率。
相位比较器1的输出信号经过一个低通滤波器来获得一个平均值，然后输入给VCO进行频率调整。
相位比较器2的输出信号则直接输入给VCO进行相位调整。
CD4046中的VCO是一个电压控制的振荡器，它的频率可以通过控制输入信号的电压来调整。
VCO的输出信号经过一个分频器后又反馈给相位比较器1和相位比较器2，形成一个闭环控制系统。
当输入信号的频率与VCO的输出频率不一致时，相位比较器1和相位比较器2会产生不同的输出信号，通过调整VCO的频率和相位，使得两个输入信号保持一致。
CD4046的频率锁定环路具有很多应用。
一种常见的应用是频率合成器，它可以将一个稳定的参考信号通过CD4046锁定在所需的频率上，用于无线电调谐器和通信系统中。
另一种应用是相位比较器，它可以用于数字通信系统中的时钟恢复和数据同步。
总结一下，CD4046是一种用于频率锁定环路和相位比较器的集成电路，它通过相位比较器和VCO的组合来实现输入信号的锁定。
CD4046广泛应用于无线电调谐器、通信系统和数字通信系统等领域。
通过对CD4046的深入了解，我们可以更好地理解和应用这一集成电路。
CD4046的倍频电路设计
设计项目：基于CD4046的倍频电路设计
使用TI产品及设计过程：本设计采用锁相环芯片CD4046和分频器CD4040实现，效果良好，CD4046压控振荡输出到分频器CD4040的时钟输入端，经分频后回馈到CD4046的鉴相器输入端，和待倍频的输入信号进行相位比较，得出的相位差经过低通滤波器产生一个控制电压调节压控振荡器的输出振荡频率，当鉴相器的两输入端频率相位一样时（即相位锁定），压控振荡器的输出频率即为倍频和的频率。
整个电路如附件所示。
我在采用CD4046+CD4040进行倍频电路设计过程中走了很多弯路，总结一下以供大家参考：1、芯片外围电路参数的选择应严格按照DATASHEET上的要求进行选择。
2、倍频的倍数不能太大，太大的话会造成倍频出来的结果很不稳定。
3、准确选择R1、C1和R2的参数，这三项的参数如果设置不正确将会造成倍频输出不对的结果。
您的感想：通过这次设计使我充分掌握了分频和倍频的原理以及实现方法。
集成锁相环CD4046在电力参数测试仪中的应用
图 ３ CD4046 内部原理框图
相位比较器Ⅱ由逻辑门控制的 ４ 个边沿触发器和 ３ 态输出电路组成，不要求输入信号的占空比为 ５０％，产生 数字误差信号（１３脚）和相位脉冲输出（１脚），并在外部输 入信号与相位比较器反馈输入信号之间保持严格同步， 产生 ０°相移。
线性 Ｖ Ｃ Ｏ 产生 １ 个输出信号，其振荡频率不仅与 Ｒ１ （决定 ＶＣＯ 振荡频率）、Ｒ２（控制 ＶＣＯ 偏移频率）、Ｃ１（ＶＣＯ 外部定时电容）的阻值有关，而且还和电源电压有关。并 且输出范围为 ｆｍｉｎ～ｆｍａｘ，满足以下公式［６］
５ 结束语
此频率跟踪电路中的核心部分是一个数字锁相环 电路。由于锁相环稳定性极好， 精度高、范围广， 因此，
（下转第 １０６ 页）
98 | Techniques of Automation & Applications
《自 动 化 技 术 与 应 用 》２ ０ １ ０ 年 第 ２ ９ 卷 第 ４ 期
LIU Long-hua, HUANG Hong-quan ( Electrical Engineering Department, GuangxiUniversity, Nanning 530004 China )
Abstract: The working principle of the Phase-Locked Loop circuit CD4046 and its structure are introduced in this paper. An application example in power parameter test, the actual measurement of the parameters and phase-locked frequency stability range are given.
cd4046构成的fsk调制解调电路
cd4046构成的fsk调制解调电路全文共四篇示例，供读者参考第一篇示例：CD4046是一种集成电路，常用于FSK调制和解调电路中。
FSK （Frequency Shift Keying）调制技术是一种数字调制技术，通过改变信号的频率来携带数字信息。
在通信系统中，FSK调制技术被广泛应用于数据传输和调频调制解调。
本文将详细介绍CD4046构成的FSK 调制解调电路的原理和应用。
一、CD4046简介CD4046是一种集成数字数字锁相环PLL（Phase Locked Loop）电路，由德州仪器公司生产。
它由一个相位比较器、一个VCO （Voltage Controlled Oscillator）和一个低通滤波器组成。
CD4046可以将输入信号的频率与VCO的频率进行比较，并自动调节VCO的频率，使得输入信号与VCO的频率同步。
这种锁相环的原理可以用于FSK调制和解调电路中。
二、FSK调制解调电路原理1. FSK调制原理：在FSK调制中，输入的数字信号被转换成两种不同频率的信号，并分别控制两个不同频率的载波信号。
这两种载波信号通过一个开关切换器，使得输出信号在两种频率之间切换，从而携带数字信息。
2. FSK解调原理：在FSK解调中，接收到的信号经过解调器解调，得到两种不同频率的信号。
这两种信号再经过一个比较器比较，得到解调后的数字信号。
CD4046通过其内部的相位比较器和VCO实现了FSK调制解调电路。
其电路连接如下：1. 输入信号经过一个低通滤波器，去除噪声和高频成分，然后输入到CD4046的相位比较器。
2. CD4046的VCO的频率由输入信号的频率控制，当输入信号的频率高于VCO的频率时，VCO的频率会增加；反之，当输入信号的频率低于VCO的频率时，VCO的频率会减小。
3. CD4046的输出信号通过一个比较器进行信号处理，得到FSK调制或解调后的数字信号。
1. 数据传输：FSK调制技术可以将数字信号转换成模拟信号进行传输，提高数据传输效率和可靠性。
基于cd4046锁相环的数字频率合成器电路设计
基于cd4046锁相环的数字频率合成器电路设计1. 介绍在当今的数字电子领域，频率合成器扮演着至关重要的角色，它可以将一个基础频率信号合成出多个频率信号，广泛应用于收音机、数字通信、无线电、雷达等领域。
本文将重点讨论基于cd4046锁相环的数字频率合成器电路设计，以及CD4046的基本工作原理和性能特点。
2. 基础原理CD4046作为一种锁相环集成电路，它由相位比较器、环路滤波器和振荡器组成。
在频率合成器中，CD4046可以将输入信号频率合成成另一个输出频率信号，并且具有较高的信号锁定能力。
其基本工作原理是根据输入信号频率与振荡器输出信号频率之间的差值，不断调节振荡器输出频率，直至二者频率相同，从而实现信号的合成。
3. 设计步骤(1) 确定合成频率范围：根据实际需求确定所需合成频率范围，进而选择合适的分频倍数和振荡器参数。
(2) 选择振荡器电路：根据合成频率范围选择合适的振荡器电路和频率合成器芯片，CD4046是目前较为常用的选择之一。
(3) 进行电路仿真：使用电路仿真软件对设计电路进行仿真和调试，确保电路工作稳定和合成频率准确。
(4) 调节环路参数：根据实际需求调节环路参数，如环路带宽和环路增益，以实现更精准的频率合成效果。
4. 性能分析CD4046锁相环具有较高的抗干扰能力和频率稳定性，能够在一定程度上抵抗外部环境干扰和波动。
其响应速度较快，能够实现快速锁定输入信号频率，并且具有较高的合成精度和稳定性，适用于多种频率合成场景。
5. 个人观点在设计数字频率合成器时，选择合适的频率合成器芯片对电路性能起着至关重要的作用。
CD4046锁相环作为一种可靠的集成电路芯片，具有较高的性能和稳定性，是设计高质量数字频率合成器的重要选择之一。
在实际应用中，需要根据具体需求合理设计振荡器电路和调节环路参数，以实现更加精准和稳定的频率合成效果。
总结：本文对基于CD4046锁相环的数字频率合成器电路设计进行了全面评估和探讨，介绍了其基本工作原理、设计步骤、性能分析和个人观点，并对其在数字频率合成器设计中的重要性进行了强调。
可编程倍频器设计方案
姓名：罗毅学号：06200318
基于锁相环的可编程倍频器设计方案
一、锁相环部分电路设计
该部分选用CD4046锁相环，该锁相环采用CMOS电路，最高工作频率为1MHz以上。
整个电路由PD1 、PD2 、压控振荡器、源极跟随器和一个5V左右的齐纳二极管等几部分组成，只需在外部加相应的外围电路即可构成所需的锁相环路。
其中，PD1为异或门鉴相器，无鉴频功能；环路的捕捉带极小；PD2为三态数字鉴相器。
这两个鉴相器有公共的信号输入端(14端)(ui(t))和反馈输入端(3端) ( uf( t) )，在此选用PD2 。
环路滤波器接在13端( ud( t) ) ；9端是VCO 的控制端(uc(t))，4端是输出端(uo(t))；定时电容C2接在6、7端；接在11端的电阻R3可以起到改变振荡频率的作用。
锁相环部分电路
二、分频器部分电路设计
该部分利用单片机的计数器T0来实现分频，CD4046的4端与单片机内部计数器接口T0相连，接收锁相环输出的信号。
通过软件编程设置计数器的初始值实现分频的功能。
三、单片机控制部分
该部分包括键盘和液晶显示，通过键盘输入倍频系数，由单片机控制输出倍频后的信号。
总体电路原理图如下：
可编程倍频器电路原理图
附：电路元件清单
AT89C51 1片
CD4046 1片
芯片插座DIP40一片DIP16一片
按键开关16个
晶振12MHz 1个
电阻、电容、导线若干。
基于CD4046锁相环的频率合成器设计
三、确定电路组成方案
原理框图（图1）如下，锁相环路对稳定度的参考振动器锁定，环内串接可编程的分频器，通过改变分频器的分配比N，从而就得到N倍参考频率的稳定输出。晶体振荡器输出的信号频率f1，经固定分频后（M分频）得到基准频率f2，输入锁相环的相位比较器（PC）。锁相环的VCO输出信号经可编程分频器（N分频）后输入到PC的另一端，这两个信号进行相位比较，当锁相环路锁定后得到：
图2 1——999分频器
五、锁相环参数设计
本设计中，M固定，N可变。基准频率f2定为100Hz，改变N值，使N=7001~7999，则可产生f2=700.1KHz—799.9KHz的频率范围。锁相环锁存范围：
fmax=800.00KHz
fmin=700.00KHz
则fmax/fmin=1.1
使用相位比较器PC2
（三）、N分频的设计
根据本次课程设计的要求，需设计一个N=7000-7999的分频计。通过方案的比较采用四块CD4522构成。CD4522是可预置数的二一十进制1/N减计数器。其引脚见附录。其中D1-D4是预置端，Q1—Q4是计数器输出端，其余控制端的功能如下：
PE（3）=1时，D1—D4值置进计数器EN（4）=0，且CP（6）时，计数器（Q1—Q4）减计数；CF（13）=1且计数器（Q1—Q4）减到0时，QC(12)=1 Cr(10)=1时，计数器清零。
3、拨动拨码盘，测输出频率
拨码盘
输出频率f（Hz）
输出波形
7000
700.00K
方波
7001
700.10K
方波
7051
705.10K
方波
7551
755.10K
CD4046与CD4520倍频锁相与仿真
Ｃ ０ ６的原 理 和使 用 的关 键 所 在 ， 助 以 完 整 的 电 路 ， 确 的参 数 和 精 确 的 仿 真 波 形 ， 于 同类 型 的设 计 与调 试 。 Ｄ４ ４ 辅 准 便 关键 词 ： 相 环 Ｃ ４ ４ ； 数 器 Ｃ ４ ２ ；２ 锁 Ｄ ０６计 Ｄ ５ ０ １ ８倍 频 ； 通 滤 波 器 Ｐ Ｐ Ｃ 低 Ｓ Ｉ Ｅ仿 真
图 １
Ｃ ０ ６是 一 个 低 频 锁 相 环 。 频 率 为 ５ Ｈｚ 直 Ｄ４ ４ ０ ，
流 值 为 １ ４ 幅 值 为 １ ３ 的 的 正 弦 交 流 电 压 经 过 ． Ｖ， ．Ｖ ＴＬ ２ ７ 构 成 的 电压 跟 随 器 ， 现 电 压 跟 踪 。 再 经 Ｃ ２２ 实
数器的 １ Ｏ号脚使 能端 相连 接 ， 构成 两片计 数器 的级
（ ．Ａ ｒ ｏ ｃ ａ ａ Ａｃ ｄ ｍ （ＡＦ Ａ） Ｗｕｍ ３ ０ ９ Ｃ ｉａ ２ １ ｉ Ｆ ｒｅＲ ｄ ｒ ａ ｅ ｙ Ｒ ， Ｊ ｎ ４ ０ １ ， ｈ ｎ ； ．Ｈｕ ｅ Ｉ ｓ ｔｔ ｏ ｂ ｉ ｎ ｔ ｕｅ ｆＭｅ ｓｒｍｅｔａ ｄ Ｔ ｓ ｎ ｅｈ ｏｏ ｙ， ｈ ｎ４ ０ ７ ， ｈｎ ） ｉ ａ ｕｅ ｎ ｎ ｅ ｉｇ Ｔ ｃ ｎ ｌｇ Ｗｕ ａ ３ ０ ４ Ｃ ｉ ｔ ａ
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锁相环CD4046的原理详细介绍及应用电路
退出登录用户管理锁相环CD4046的原理详细介绍及应用电路作者：佚名来源：不详发布时间：2006-4-17 21:18:04 [收藏] [评论]锁相环CD4046的原理详细介绍及应用电路锁相的意义是相位同步的自动控制，能够完成两个电信号相位同步的自动控制闭环系统叫做锁相环，简称PLL。
它广泛应用于广播通信、频率合成、自动控制及时钟同步等技术领域。
锁相环主要由相位比较器（PC）、压控振荡器（VCO）。
低通滤波器三部分组成，如图1所示。
图1压控振荡器的输出Uo接至相位比较器的一个输入端，其输出频率的高低由低通滤波器上建立起来的平均电压Ud大小决定。
施加于相位比较器另一个输入端的外部输入信号Ui与来自压控振荡器的输出信号Uo相比较，比较结果产生的误差输出电压UΨ正比于Ui和Uo两个信号的相位差，经过低通滤波器滤除高频分量后，得到一个平均值电压Ud。
这个平均值电压Ud朝着减小VCO输出频率和输入频率之差的方向变化，直至VCO输出频率和输入信号频率获得一致。
这时两个信号的频率相同，两相位差保持恒定（即同步）称作相位锁定。
图2当锁相环入锁时，它还具有“捕捉”信号的能力，VCO可在某一范围内自动跟踪输入信号的变化，如果输入信号频率在锁相环的捕捉范围内发生变化，锁相环能捕捉到输人信号频率，并强迫VCO锁定在这个频率上。
锁相环应用非常灵活，如果输入信号频率f1不等于VCO输出信号频率f2，而要求两者保持一定的关系，例如比例关系或差值关系，则可以在外部加入一个运算器，以满足不同工作的需要。
过去的锁相环多采用分立元件和模拟电路构成，现在常使用集成电路的锁相环，CD4046是通用的CMOS锁相环集成电路，其特点是电源电压范围宽（为3V－18V），输入阻抗高(约1 00MΩ)，动态功耗小，在中心频率f0为10kHz下功耗仅为600μW，属微功耗器件。
图2是CD4046的引脚排列，采用16 脚双列直插式，各引脚功能如下：1脚相位输出端，环路人锁时为高电平，环路失锁时为低电平。
CD4046的应用
CD4046构成的频率计电路频率计用表针指示被测频率的高低。
R1由47k 固定电阻与51k 的电位器串联而成, R4、R5和C4构成低通滤波器, R3与表头M 串联后作为源跟随器的负载, R3还用于调节表的满刻度电流。
表头上并有100LF 的大电容, 用于消除低频时表针的抖动现象, 该频率计的测量范围是20Hz～ 1kHz。
在用标准信号发生器和标准频率计进行校准时, 需调整51k 电位器, 该频率计具有良好的线性。
CD4046构成的频率计电路:CD4046构成的电压频率转换器电路只使用锁相环中的压控振荡器就可构成电压频率转换器。
电路的特点是将12脚悬空, 使R2趋向无穷大, 则输出的最小频率为0Hz, 取R1= 100k, C1= 100pF, VDD= 10V 时, 输出的最高频率为20kHz。
改变电位器RP1 的位置, 使VCO 的控制电压从0V 连续升到VDD , 从第4脚就可以得到0Hz～ 20kHz 的输出信号。
VMOS 管V20AT作功率输出级, 监听扬声器BL 与RP2组成漏极负载, RP2兼作音量控制。
将RP1的频率刻度盘用标准频率计校准后, 即可作为音频信号发生器使用。
该电路如果去掉RP1, 改用敏感元件和电压比较电路构成输入级, 即为多用途越限报警器。
CD4046构成的电压频率转换器电路:CD4046构成的金属探测仪电路VT与C1、C2、探头L 一起组成振荡器, 其频率约为300kHz。
探头采用直径为440毫米的线圈。
当探头接近埋在地下的金属时, 金属物体相当于短路环, 使L 的电感量减小, 振荡频率随之升高, 表针偏转角度改变。
表头易采用零位指示器, 零点位于刻度盘中央, 此电路仍属于频率电压转换电路。
CD4046构成的金属探测仪电路:CD4046实现电池快速充电器电路CD4046内部还有线性放大器和整形电路，可将14脚输入的100mV左右的微弱输入信号变成方波或脉冲信号送至两相位比较器。
基于CD4046的锁相环设计_电子测量作业报告
Beijing Jiao Tong University 电子测量作业报告学院：电子信息工程学院班级：姓名：学号：指导教师：时间：2013.12.23电子测量作业报告题目：如下图所示，f1=1MHz，n=1～10（以1步进），m=1～100（以10步进）。
查阅CMOS锁相环集成电路CD4046的数据手册，以CD4046和其他一些简单逻辑芯片为基础，设计能够实现下图的锁相环电路。
1、实验目的➢认识锁相环的原理及作用➢掌握基本逻辑电路的设计➢熟悉锁相环芯片CD4046的结构并熟练使用2、设计方案对前级电路，利用双向可逆计数器74193和D触发器，对输入的方波进行分频，分频系数为74193的预置系数的二倍。
对反馈的回路上的分频器，设计方案与前级电路类似，考虑到步长为10，利用两级分频电路。
第一级为1/m1，步长为1，m1=1～10，第二级分频系数固定为5，最后利用D触发器倍频两倍，实现1～100分频，步长为10的要求。
中间级电路参考CD4046Datasheet设计，后面会有详细介绍。
2.1 PLL原理如图2-1所示，基本锁相环由三个部分组成：鉴相器、低通环路滤波器和压控振荡器。
图2-1 基本锁相环的结构当参考信号Ui输入时，鉴相器比较参考信号和压控振荡器产生的反馈信号Ufb之间的相位差，并生成表征其相位差的信号，这个信号通过低通滤波器后作为压控振荡器VCO的输入电压Uc，控制VCO输出信号的频率，使其朝着相位差减小的方向进行，直到相位差为0或一个很小的常数，当瞬态过程结束后，锁相环进入锁定状态。
2.2 前级分频电路74193为双时钟输入4位二进制同步可逆计数器，其逻辑符号如图2-2图2-2 74193逻辑符号74193的功能可以概括为异步复位、响应时钟脉冲上升沿的同步预置功能的可逆模16同步加法电路。
利用双时钟计数器的借位输出端BO（低电平有效）或加法计数的进位输出端CO（低电平有效）接到置数控制端LD（低电平有效）即将数据直接置入相应的触发器。
锁相环CD4046的原理详细介绍及应用电路
退出登录用户管理锁相环CD4046的原理详细介绍及应用电路作者：佚名来源：不详发布时间：2006-4-17 21:18:04 [收藏] [评论]锁相环CD4046的原理详细介绍及应用电路锁相的意义是相位同步的自动控制，能够完成两个电信号相位同步的自动控制闭环系统叫做锁相环，简称PLL。
它广泛应用于广播通信、频率合成、自动控制及时钟同步等技术领域。
锁相环主要由相位比较器（PC）、压控振荡器（VCO）。
低通滤波器三部分组成，如图1所示。
图1压控振荡器的输出Uo接至相位比较器的一个输入端，其输出频率的高低由低通滤波器上建立起来的平均电压Ud大小决定。
施加于相位比较器另一个输入端的外部输入信号Ui与来自压控振荡器的输出信号Uo相比较，比较结果产生的误差输出电压UΨ正比于Ui和Uo两个信号的相位差，经过低通滤波器滤除高频分量后，得到一个平均值电压Ud。
这个平均值电压Ud朝着减小VCO输出频率和输入频率之差的方向变化，直至VCO输出频率和输入信号频率获得一致。
这时两个信号的频率相同，两相位差保持恒定（即同步）称作相位锁定。
图2当锁相环入锁时，它还具有“捕捉”信号的能力，VCO可在某一范围内自动跟踪输入信号的变化，如果输入信号频率在锁相环的捕捉范围内发生变化，锁相环能捕捉到输人信号频率，并强迫VCO锁定在这个频率上。
锁相环应用非常灵活，如果输入信号频率f1不等于VCO输出信号频率f2，而要求两者保持一定的关系，例如比例关系或差值关系，则可以在外部加入一个运算器，以满足不同工作的需要。
过去的锁相环多采用分立元件和模拟电路构成，现在常使用集成电路的锁相环，CD4046是通用的CMOS锁相环集成电路，其特点是电源电压范围宽（为3V－18V），输入阻抗高(约1 00MΩ)，动态功耗小，在中心频率f0为10kHz下功耗仅为600μW，属微功耗器件。
图2是CD4046的引脚排列，采用16 脚双列直插式，各引脚功能如下：1脚相位输出端，环路人锁时为高电平，环路失锁时为低电平。
锁相环倍频器
锁相环倍频器摘要倍频器（frequency multiplier）使输出信号频率等于输入信号频率整数倍的电路。
输入频率为f1，则输出频率为f0＝nf1，系数n为任意正整数，称倍频次数。
倍频器用途广泛，如发射机采用倍频器后可使主振器振荡在较低频率，以提高频率稳定度；调频设备用倍频器来增大频率偏移；在相位键控通信机中，倍频器是载波恢复电路的一个重要组成单元。
利用非线性电路产生高次谐波或者利用频率控制回路都可以构成倍频器。
倍频器也可由一个压控振荡器和控制环路构成。
它的控制电路产生一控制电压，使压控振荡器的振荡频率严格地锁定在输入频率f1的倍乘值f0＝nf1上。
目录一课题目 (4)二课题介绍 (4)三关键词 (4)四锁相环介绍 (4)五CD4046介绍 (6)六CD4518介绍 (10)七锁相环倍频器设计电路及工作原理 (12)八电路元件清单 (13)九焊接与制作 (13)十实物图 (14)十一心得体会 (14)十二参考文献 (15)十三致谢 (15)题目锁相环倍频器一．本次课程设计主要是配合《模拟电子技术》和数字电子技术》理论课程而设置的一次实践性课程，祈祷巩固所学知识，加强综合实力，培养电路设计能力，提高实验技术，启发创新思想的效果。
二．课程介绍倍频器有晶体管倍频器、变容二极管倍频器、阶跃恢复二极管倍频器等。
用其他非线性电阻、电感和电容也能构成倍频器，如铁氧体倍频器等。
非线性电阻构成的倍频器，倍频噪声较大。
这是因为非线性变换过程中产生的大量谐波使输出信号相位不稳定而引起的。
倍频次数越高，倍频噪声就越大，使倍频器的应用受到限制。
在要求倍频噪声较小的设备中，可采用根据锁相环原理构成的锁相环倍频器和同步倍频器。
三．关键词锁相环CD4046 CD4518四．锁相环介绍锁相环(phase-locked loop):为无线电发射中使频率较为稳定的一种方法,。
锁相的意义是相位同步的自动控制，能够完成两个电信号相位同步的自动控制闭环系统叫做锁相环，简称PLL。
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1. 概述
CD4046 是一种低频多功能单片数字集 成锁相环集成电路 , 最高 10k Hz 时 , 功耗为 0. 15～9mW 。与类似的双极性单片集成锁相 环相比 ,功耗降低了数十至数百倍 ,这对于要 求功耗小的设备来说 ,是非常重要的 。 1. 1 电路组成
图1
6. 2V 的齐纳稳压管 , 需要时可作为辅助电 源。
●压控振荡器 :它附有跟随器 ,输入受禁 止端 Ink 控制 , 当 Ink 为高电平时 , V CO 被封 锁。
V CO 部分需要一个外接电容 C1 和外 接电阻 R1 、R2 , 电阻 R1 和电容 C1 决定 V CO 的频率范围 , 电阻 R2 可以使 V CO 的 频率得到补偿 。振荡频率不仅和电源电压有 关 ,而且还与外接电阻电容的数值有关 。
1. 张风言 、王建刚编著 ,《模拟集成 电路及应用》, 中国铁道出版社 。
2. 吴纯国等编著 ,《数字集成电路与 逻辑技术》, 黑龙江科学技术出版社 。
咨询编号 :980210
●元器件卡片
四通道 256 阶数字电位器 SM 2581
SM2581 是一种全集成固态数字电位 器 , 与传统的模拟电位器的工作原理 、外形 、 结构完全不同 ,它取消了活动件 ,克服了模拟 电位器的主要缺点 。
SM 2581 有如下特点 : ●内含四个电阻通道 , 分别作为四个可调 电位器 ; ●根 据 后 缀 不 同 , 可 变 阻 值 范 围 有 10kΩ、50kΩ、100kΩ 三种 ; ●每个电阻通道有 256 个滑臂阻值定位 点 ,可用微处理器进行编程控制 ,也可手动控制 ;
(下转 45 页)
图 1 SM 2581 管脚排列图
●相位比较器 : 相位比较器 I 是异 或门 , 使用时要求输入信号的占空比为 50 % , 当输入端无信号时 (只有 V CO 信 号) , 相位比较器 I 输出 1/ 2VDD 电压 , 使 V CO 在中心频率处振荡 。相位比较器 I 的捕捉范围取决于低通滤波器的特性 ,适 当选择低通滤波器可以得到较大的捕捉 范围 。
相位比较器 Ⅱ只是在输入信号的上 升沿起作用 , 所以不要求波形占空比为 50 % 。相位比较器 Ⅱ的捕捉范围与低通 滤波器 RC 的数值无关 。
用 CD4046 组成的高倍锁相倍频器
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2. 应用实例
图 2 给出 CD4046 集成锁相环路在脉宽 测量装置中作为锁相倍频器的应用实例 , 这 是一个 64 倍锁相倍频器 。
电路中 , D 3 是一个累加器 , D 4 是一个 八输入与非门 。由 D 3 、D 4 、D 2 : 2 、D 5 、D 6 实
图 2 用 CD4046 组成的 64 倍频锁相环
现 64 分频功能 , 工作过程如下 : 当加到 D 3的 CL K 端来 的输入 脉冲 个数 达到 128 个时 , 使其输出端 Q 1～Q 7 的电平全为 1 , 即D 4 的 1 、2 、3 、4 、5 、6 、11 脚的电平全为高 电平 ,这样就使 D4 的输出端变为 0 ,使 D ∶ 2的 SD 端变为低电平 ,D 2 的输出 Q 变为低 电平 , 从而使 D3 复位 , 准备新的一次倍频
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《国外电子元器件》1998 年第 2 期 1998 年 2 月
●新特器件应用
用 CD4046 组成的高倍锁相倍频器
电子工业部第 22 研究所 孙广俊 张景伟
摘要 : 本文介绍了锁相环集成电路 CD4046 的内部结构功能及特点 ,并给出在高倍锁 相倍频器中的应用 。 关键词 :锁相环 锁相倍频 压控振荡 分频
过程 。 信号经过 D2 ∶1 (D 型触发器) 进行
2 分频以保证信号占空比为 50 % ,满足锁 相环对信号占空比的要求 。
从图 2 中还可以看出 , 只要将这一 电路稍加改变就可以做成 64 倍频以下 的多种倍频器 。当然 ,如果将 D 3 的Q 1～ Q 12 全部利用上 , 可以做成更高倍的锁 相倍频器 , 因此该电路具有一定的代表 性与通用性 。 参考文献
CD4046 的组成方框图如图 1 所示 。整 个电路由鉴相器 Ⅰ、鉴相器 Ⅱ、压控振荡器 、 源极跟随器和一个 5V 左右的齐纳二极管等 几部分组成 。两个鉴相器有公共输入端和反 馈输入端 ,并分别加有整形放大器 。 1. 2 使用说明
使用时需外接低通滤波器 (阻容元件) 形 成完整的锁相环 。此外 , 其内部设有一个
源极跟随器在 V CO 输入电压作用下由 脚 10 输出解调信号 。如果使用这一端时 ,应 从 脚 10 到 V SS 外 接 一 个 电 阻 R3 ( R3 ≥ 10kΩ) 作为负载 ,如果不使用这个端子 ,可以 断开 。V CO 输出可以直接与相位比较器连 接 , 也可以通过分频器连到相位比较器的输 入端 。