基于S3C2410的系统硬件设计
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第5章 基于S3C2410的系统硬件设计
存储器控制器
S3C2410A的存储器控制器提供访问外部存储器所需要的 存储器控制信号。存储器控制是通过相关的寄存器来实施 的。寄存器分为控制寄存器和状态寄存器。可以给控制寄 存器赋值以得到所需要的状态,而状态寄存器会根据情况 自行产生变化。
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第5章 基于S3C2410的系统硬件设计
具有日历功能的RTC；
使用PLL的片上时钟发生器。
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第5章 基于S3C2410的系统硬件设计
S3C2410A采用了ARM920T内核，0.18um工艺的CMOS标准 宏单元和存储器单元。它的低功耗、精简和出色的全静态设计特 别适用于对成本和功耗敏感的应用。同样它还采用了一种叫做 AMBA新型总线结构。 S3C2410A显著特性是CPU核心。 ARM920T实现了MMU，AMBA BUS和Harvard高速缓冲体 系结构。这一结构具有独立的16kB指令Cache和16kB数据Cache，
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第5章 基于S3C2410的系统硬件设计
CPU操作 (boot代码) Steppingstone (4KB Buffer)
自动启动模式
Nand Flash 控制器 用户程序操作 特殊功能寄存器
Nand Flash 存储器
Nand Flash模式
Nand Flash 工作方式
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第5章 基于S3C2410的系统硬件设计
第 5 章
基于S3C2410的系统硬件设计
S3C2410简介
第5章 基于S3C2410的系统硬件设计
S3C2410是Samsung公司推出的16/32位RISC处理器，主要 面向手持设备以及高性价比、低功耗的应用。 CPU内核采用 的是ARM公司设计的16/32位ARM920T RISC处理器。 S3C2410A提供一组完整的系统外围设备：
与配置I/O口相关的寄存器包括：
端口控制寄存器（GPACON~GPHCON） 端口数据寄存器（GPADAT~GPHDAT） 端口上拉寄存器（GPBUP~GPHUP） 杂项控制寄存器 外部中断控制寄存器（EXTINTN）
13
第5章 基于S3C2410的系统硬件设计
ARM的中断原理
ARM系统包括两类中断：一是IRQ中断，一是FIQ中断。 处理中断的步骤如下： (1)保存现场。保存当前的PC值到R14，保存当前的程序运行状态到SPSR 。 (2)模式切换。根据发生的中断类型，进入IRQ模式或FIQ模式。 (3)获取中断源。以异常向量表保存在低地址处为例，若是IRQ中断，则 PC指针跳到0x18处；若是FIQ中断，则跳到0x1C处。IRQ或FIQ的异常向量 地址处一般保存的是中断服务子程序的地址，所以接下来PC指针跳入中 断服务子程序处理中断。 (4)中断处理。为各种中断定义不同的优先级别，并为每一个中断设置 一个中断标志位。当发生中断时，通过判断中断优先级以及访问中断标 志位的状态来识别到底哪一个中断发生了。进而调用相应的函数进行中 断处理。 (5)中断返回，恢复现场。当完成中断服务子程序后，将SPSR中保存的 程序运行状态恢复到CPSR中，R14中保存的被中断程序的地址恢复到PC中 ，进而继续执行被中断的程序。
可靠性。
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第5章 基于S3C2410的系统硬件设计
SRAM与SDRAM
SRAM，静态的随机存取存储器，加电情况下，不需要刷新
，数据不会丢失，而且，一般不是行列地址复用的。需要更大的硅
片面积，成本较高。它的存取时间比DRAM要短得多，经常用于 Cache。
SDRAM，同步的DRAM，即数据读写需要时钟来同步。因而
RS-232C接口的基本连接方式
简单连接
完全连接
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第5章 基于S3C2410的系统硬件设计
UART的主要功能是将数据以字符为单位，按照先低位后高位的顺 序进行逐位传输。根据发送方和接收方是否使用同一个时钟，通讯方 式分成同步和异步两种。
UART主要由数据线接口、控制逻辑、配置寄存器、波特率发生器、 发送部分和接收部分组成。UART以字符为单位进行数据传输，每个字 符的传输格式如下：
A/D转换器是模拟信号和CPU之间联系的接口，它将连续变化的模拟 信号转换为数字信号，以供计算机和数字系统进行分析、处理、存储、控 制和显示。
按照转换速度、精度、功能以及接口等因素，常用的A/D转换器有 以下两种：
双积分型的A/D转换器
逐次逼近型的A/D转换器
S3C2410A的A/D转换器包含一个8通道的模拟输入转换器，可以 将模拟输入信号转换成10位数字编码。在AD转换时钟为2.5MHz时， 其最大转换率为500KSPS，输入电压范围是0～3.3V。
1.8V/2.0V内核供电，3.3V存储器供电，3.3V 外部I/O供电； 具有16KB的ICache和16KB的DCache以及 MMU； 外部存储器控制器； LCD控制器提供1通道LCD专用DMA； 4通道DMA并有外部请求引脚； 3通道UART和2通道SPI； 1通道多主机IIC总线和1通道IIS总线控制器； SD主接口版本1.0和MMC卡协议2.11兼容版； 2个USB主设备接口，1个USB从设备接口； 4通道PWM定时器和1通道内部定时器； 看门狗定时器； 117位通用I/O口和24通道外部中断源； 电源控制模式包括：正常、慢速、空闲和掉电 四种模式； 8通道10位ADC和触摸屏接口；
每个都是由8字长的行(line)构成。
通过提供一系列完整的系统外围设备，S3C2410A大大减少了 整个系统的成本，消除了为系统配置额外器件的需要。
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第5章 基于S3C2410的系统硬件设计
S3C2410结构框图
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第5章 基于S3C2410的系统硬件设计
S3C2410A的272 脚FBGA 封装
20
第5章 基于S3C2410的系统硬件设计
S3C2410A的UART 提供3个独立的异步 串行I/O口（SIO）， 它们都可以运行于中 断模式或DMA模式。
S3C2410A的每个 UART由波特率发生器、 发送器、接收器以及 控制单元组成。
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第5章 基于S3C2410的系统硬件设计
A/D接口工作原理
S3C2410A 共有 117 个多功能复用输入输出口（ I/O 口），分为 8 组 PORT A～PORT H。PORT A除了作为功能口外，它只作为输出口使用；其 余的PORT B～PORT H都可以作为输入输出口使用。8组I/O口按照其位数 的不同，可分为： 1个23位的输出口（PORT A） 2个11位的I/O口（PORT B 和PORT H） 4个16位的I/O口（PORT C、PORT D、PORT E、PORT G） 1个8位的I/O口（PORT F）
采用DMA方式进行数据传输的具体过程如下： （1）外设向DMA控制器发出DMA请求； （2）DMA控制器向CPU发出总线请求信号； （3）CPU执行完现行的总线周期后，向DMA控制器发出响应请求的回答信 号； （4）CPU将控制总线、地址总线及数据总线让出，由DMA控制器进行控制 ； （5）DMA控制器向外部设备发出DMA请求回答信号； （6）进行DMA传送； （7）数据传送完毕，DMA控制器通过中断请求线发出中断信号。CPU在接 收到中断信号后，转入中断处理程序进行后续处理。 （8）中断处理结束后，CPU返回到被中断的程序继续执行。CPU重新获得 总线控制权。 17
NAND Flash与NOR Flash
NAND Flash与NOR Flash是有很大不同的。 NOR Flash带有SRAM接口，有足够的地址引脚来寻址，可以
很容易地存取其内部的每一个字节。
NAND Flash用复杂的 I/O口来串行地存取数据，各个产品或 厂商的方法各不相同。8个引脚用来传送控制、地址和数据信息。 所 有 Flash 器 件 都 受 位 交 换 现 象 的 困 扰 ， 此 问 题 更 多 见 于 NAND Flash。必须采用错误检测 / 错误更正 (EDC/ECC)算法确保
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第5章 基于S3C2410的系统硬件设计
键盘和LED的接口原理
HA7279A是一片具有串行接口并可同时驱动8位共阴式数码管或 64只独立LED的智能显示驱动芯片。该芯片同时可连接多达64键的键 盘矩阵，一片即可完成LED显示及键盘接口的全部功能。
HA7279A一共有28个引脚： RESET：复位端。通常，该端接＋5V电源； DIG0～DIG7：８个LED管的位驱动输出端； SA～SG：LED数码管的Ａ段～Ｇ段的输出端； DP：小数点的驱动输出端； RC：外接振荡元件连接端。 HD7279A与微处理器仅需４条接口线: CS：片选信号（低电平有效）； DATA：串行数据端。 CLK：数据串行传送的同步时钟输入端，时钟 的上升沿表示数据有效。 KEY:按键信号输出端。该端在无键按下时为 高电平；而在有键按下时变为低电平，并一直 保持到按键释放为止。
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第5章 基于S3C2410的系统硬件设计
S3C2410X具有三种启动方式，可通过OM [1:0]管脚(OM0 为管脚U14, OM1为管脚U15)进行选择。
OM [1:0] = 00 OM [1:0] = 01 OM [1:0] = 10 OM [1:0] = 11 从Nand Flash 启动； 从16位宽的ROM启动； 从32位宽的ROM启动； TEST模式。
时钟和电源管理
时钟和电源管理模块包括三部分：
时钟控制：CPU所需的FCLK时钟信号、AHB总线外围设备所需的 HCLK时钟信号，以及APB总线外围设备所需的PCLK时钟信号 。 USB控制 电源控制 正常模式 慢速模式
空闲模式
掉电模式
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第5章 基于S3C2410的系统硬件设计
S3C2410A的I/O口
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第5章 基于S3C2410的系统硬件设计
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第5章 基于S3C2410的系统硬件设计
LCD显示原理
所谓LCD，是Liquid Crystal Display的缩写，即液晶显示器。 LCD液晶显示器主要有两类：STN（Super Twisted Nematic,超扭曲 向列型）和TFT（Thin Film Transistor，薄膜晶体管型）。对于 S3C2410A的LCD控制器，同时支持STN和TFT显示器。 STN与TFT的主要区别在于： 从工作原理上看，STN主要是增大液晶分子的扭曲角，而TFT为每个像 素点设置一个开关电路，做到完全单独的控制每个像素点； 从品质上看，STN的亮度较暗，画面的质量较差，颜色不够丰富，播放 动画时有拖尾现象,耗电量小，价格便宜；而TFT亮度高，画面质量高， 颜色丰富，播放动画时清晰，耗电量大，价格高。
第5章 基于S3C2410的系统硬件设计
UART工作原理
UART（Universal Asynchronous Receiver and Transmitter， 通用异步收发器）是广泛使用的串行数据传输方式。 RS232C是通用的串行数据传输接口 标准，其DB9引脚定义如下：
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第5章 基于S3C2410的系统硬件设计
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第5章 基于S3C2410的系统硬件设计
中断控系统硬件设计
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第5章 基于S3C2410的系统硬件设计
DMA工作原理
所谓 DMA 方式，即直接存储器存取（ Direct Memory Acess），是指存储 器与外设在DMA控制器的控制下，直接传送数据而不通过CPU，传输速率主 要取决于存储器存取速度。
能够工作在较高的时钟频率下。数据从存储元(memory cell) 被流 水化地取出，最后突发式(burst)输出到总线。
DRAM和SDRAM由于实现工艺问题，容量较SRAM大。但是
读写速度不如SRAM。
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第5章 基于S3C2410的系统硬件设计
当前，NOR flash存储器的价格比较昂贵，而SDRAM和 NAND flash存储器的价格相对来说比较合适，这样就激发了 一些用户产生希望从NAND flash启动和引导系统，而在 SDRAM上执行主程序代码的想法。 S3C2410A恰好满足这一要求，它可以实现从NAND flash上 执行引导程序。 S3C2410A具备一个内部SRAM缓冲器--“Steppingstone”。 当系统启动时，NAND flash存储器的前面4KByte字节将被自 动载入到Steppingstone中，然后系统自动执行这些载入的引 导代码。
第5章 基于S3C2410的系统硬件设计
存储器控制器
S3C2410A的存储器控制器提供访问外部存储器所需要的 存储器控制信号。存储器控制是通过相关的寄存器来实施 的。寄存器分为控制寄存器和状态寄存器。可以给控制寄 存器赋值以得到所需要的状态,而状态寄存器会根据情况 自行产生变化。
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第5章 基于S3C2410的系统硬件设计
具有日历功能的RTC；
使用PLL的片上时钟发生器。
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第5章 基于S3C2410的系统硬件设计
S3C2410A采用了ARM920T内核，0.18um工艺的CMOS标准 宏单元和存储器单元。它的低功耗、精简和出色的全静态设计特 别适用于对成本和功耗敏感的应用。同样它还采用了一种叫做 AMBA新型总线结构。 S3C2410A显著特性是CPU核心。 ARM920T实现了MMU，AMBA BUS和Harvard高速缓冲体 系结构。这一结构具有独立的16kB指令Cache和16kB数据Cache，
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第5章 基于S3C2410的系统硬件设计
CPU操作 (boot代码) Steppingstone (4KB Buffer)
自动启动模式
Nand Flash 控制器 用户程序操作 特殊功能寄存器
Nand Flash 存储器
Nand Flash模式
Nand Flash 工作方式
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第5章 基于S3C2410的系统硬件设计
第 5 章
基于S3C2410的系统硬件设计
S3C2410简介
第5章 基于S3C2410的系统硬件设计
S3C2410是Samsung公司推出的16/32位RISC处理器，主要 面向手持设备以及高性价比、低功耗的应用。 CPU内核采用 的是ARM公司设计的16/32位ARM920T RISC处理器。 S3C2410A提供一组完整的系统外围设备：
与配置I/O口相关的寄存器包括：
端口控制寄存器（GPACON~GPHCON） 端口数据寄存器（GPADAT~GPHDAT） 端口上拉寄存器（GPBUP~GPHUP） 杂项控制寄存器 外部中断控制寄存器（EXTINTN）
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第5章 基于S3C2410的系统硬件设计
ARM的中断原理
ARM系统包括两类中断：一是IRQ中断，一是FIQ中断。 处理中断的步骤如下： (1)保存现场。保存当前的PC值到R14，保存当前的程序运行状态到SPSR 。 (2)模式切换。根据发生的中断类型，进入IRQ模式或FIQ模式。 (3)获取中断源。以异常向量表保存在低地址处为例，若是IRQ中断，则 PC指针跳到0x18处；若是FIQ中断，则跳到0x1C处。IRQ或FIQ的异常向量 地址处一般保存的是中断服务子程序的地址，所以接下来PC指针跳入中 断服务子程序处理中断。 (4)中断处理。为各种中断定义不同的优先级别，并为每一个中断设置 一个中断标志位。当发生中断时，通过判断中断优先级以及访问中断标 志位的状态来识别到底哪一个中断发生了。进而调用相应的函数进行中 断处理。 (5)中断返回，恢复现场。当完成中断服务子程序后，将SPSR中保存的 程序运行状态恢复到CPSR中，R14中保存的被中断程序的地址恢复到PC中 ，进而继续执行被中断的程序。
可靠性。
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第5章 基于S3C2410的系统硬件设计
SRAM与SDRAM
SRAM，静态的随机存取存储器，加电情况下，不需要刷新
，数据不会丢失，而且，一般不是行列地址复用的。需要更大的硅
片面积，成本较高。它的存取时间比DRAM要短得多，经常用于 Cache。
SDRAM，同步的DRAM，即数据读写需要时钟来同步。因而
RS-232C接口的基本连接方式
简单连接
完全连接
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第5章 基于S3C2410的系统硬件设计
UART的主要功能是将数据以字符为单位，按照先低位后高位的顺 序进行逐位传输。根据发送方和接收方是否使用同一个时钟，通讯方 式分成同步和异步两种。
UART主要由数据线接口、控制逻辑、配置寄存器、波特率发生器、 发送部分和接收部分组成。UART以字符为单位进行数据传输，每个字 符的传输格式如下：
A/D转换器是模拟信号和CPU之间联系的接口，它将连续变化的模拟 信号转换为数字信号，以供计算机和数字系统进行分析、处理、存储、控 制和显示。
按照转换速度、精度、功能以及接口等因素，常用的A/D转换器有 以下两种：
双积分型的A/D转换器
逐次逼近型的A/D转换器
S3C2410A的A/D转换器包含一个8通道的模拟输入转换器，可以 将模拟输入信号转换成10位数字编码。在AD转换时钟为2.5MHz时， 其最大转换率为500KSPS，输入电压范围是0～3.3V。
1.8V/2.0V内核供电，3.3V存储器供电，3.3V 外部I/O供电； 具有16KB的ICache和16KB的DCache以及 MMU； 外部存储器控制器； LCD控制器提供1通道LCD专用DMA； 4通道DMA并有外部请求引脚； 3通道UART和2通道SPI； 1通道多主机IIC总线和1通道IIS总线控制器； SD主接口版本1.0和MMC卡协议2.11兼容版； 2个USB主设备接口，1个USB从设备接口； 4通道PWM定时器和1通道内部定时器； 看门狗定时器； 117位通用I/O口和24通道外部中断源； 电源控制模式包括：正常、慢速、空闲和掉电 四种模式； 8通道10位ADC和触摸屏接口；
每个都是由8字长的行(line)构成。
通过提供一系列完整的系统外围设备，S3C2410A大大减少了 整个系统的成本，消除了为系统配置额外器件的需要。
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第5章 基于S3C2410的系统硬件设计
S3C2410结构框图
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第5章 基于S3C2410的系统硬件设计
S3C2410A的272 脚FBGA 封装
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第5章 基于S3C2410的系统硬件设计
S3C2410A的UART 提供3个独立的异步 串行I/O口（SIO）， 它们都可以运行于中 断模式或DMA模式。
S3C2410A的每个 UART由波特率发生器、 发送器、接收器以及 控制单元组成。
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第5章 基于S3C2410的系统硬件设计
A/D接口工作原理
S3C2410A 共有 117 个多功能复用输入输出口（ I/O 口），分为 8 组 PORT A～PORT H。PORT A除了作为功能口外，它只作为输出口使用；其 余的PORT B～PORT H都可以作为输入输出口使用。8组I/O口按照其位数 的不同，可分为： 1个23位的输出口（PORT A） 2个11位的I/O口（PORT B 和PORT H） 4个16位的I/O口（PORT C、PORT D、PORT E、PORT G） 1个8位的I/O口（PORT F）
采用DMA方式进行数据传输的具体过程如下： （1）外设向DMA控制器发出DMA请求； （2）DMA控制器向CPU发出总线请求信号； （3）CPU执行完现行的总线周期后，向DMA控制器发出响应请求的回答信 号； （4）CPU将控制总线、地址总线及数据总线让出，由DMA控制器进行控制 ； （5）DMA控制器向外部设备发出DMA请求回答信号； （6）进行DMA传送； （7）数据传送完毕，DMA控制器通过中断请求线发出中断信号。CPU在接 收到中断信号后，转入中断处理程序进行后续处理。 （8）中断处理结束后，CPU返回到被中断的程序继续执行。CPU重新获得 总线控制权。 17
NAND Flash与NOR Flash
NAND Flash与NOR Flash是有很大不同的。 NOR Flash带有SRAM接口，有足够的地址引脚来寻址，可以
很容易地存取其内部的每一个字节。
NAND Flash用复杂的 I/O口来串行地存取数据，各个产品或 厂商的方法各不相同。8个引脚用来传送控制、地址和数据信息。 所 有 Flash 器 件 都 受 位 交 换 现 象 的 困 扰 ， 此 问 题 更 多 见 于 NAND Flash。必须采用错误检测 / 错误更正 (EDC/ECC)算法确保
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第5章 基于S3C2410的系统硬件设计
键盘和LED的接口原理
HA7279A是一片具有串行接口并可同时驱动8位共阴式数码管或 64只独立LED的智能显示驱动芯片。该芯片同时可连接多达64键的键 盘矩阵，一片即可完成LED显示及键盘接口的全部功能。
HA7279A一共有28个引脚： RESET：复位端。通常，该端接＋5V电源； DIG0～DIG7：８个LED管的位驱动输出端； SA～SG：LED数码管的Ａ段～Ｇ段的输出端； DP：小数点的驱动输出端； RC：外接振荡元件连接端。 HD7279A与微处理器仅需４条接口线: CS：片选信号（低电平有效）； DATA：串行数据端。 CLK：数据串行传送的同步时钟输入端，时钟 的上升沿表示数据有效。 KEY:按键信号输出端。该端在无键按下时为 高电平；而在有键按下时变为低电平，并一直 保持到按键释放为止。
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第5章 基于S3C2410的系统硬件设计
S3C2410X具有三种启动方式，可通过OM [1:0]管脚(OM0 为管脚U14, OM1为管脚U15)进行选择。
OM [1:0] = 00 OM [1:0] = 01 OM [1:0] = 10 OM [1:0] = 11 从Nand Flash 启动； 从16位宽的ROM启动； 从32位宽的ROM启动； TEST模式。
时钟和电源管理
时钟和电源管理模块包括三部分：
时钟控制：CPU所需的FCLK时钟信号、AHB总线外围设备所需的 HCLK时钟信号，以及APB总线外围设备所需的PCLK时钟信号 。 USB控制 电源控制 正常模式 慢速模式
空闲模式
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第5章 基于S3C2410的系统硬件设计
S3C2410A的I/O口
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第5章 基于S3C2410的系统硬件设计
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第5章 基于S3C2410的系统硬件设计
LCD显示原理
所谓LCD，是Liquid Crystal Display的缩写，即液晶显示器。 LCD液晶显示器主要有两类：STN（Super Twisted Nematic,超扭曲 向列型）和TFT（Thin Film Transistor，薄膜晶体管型）。对于 S3C2410A的LCD控制器，同时支持STN和TFT显示器。 STN与TFT的主要区别在于： 从工作原理上看，STN主要是增大液晶分子的扭曲角，而TFT为每个像 素点设置一个开关电路，做到完全单独的控制每个像素点； 从品质上看，STN的亮度较暗，画面的质量较差，颜色不够丰富，播放 动画时有拖尾现象,耗电量小，价格便宜；而TFT亮度高，画面质量高， 颜色丰富，播放动画时清晰，耗电量大，价格高。
第5章 基于S3C2410的系统硬件设计
UART工作原理
UART（Universal Asynchronous Receiver and Transmitter， 通用异步收发器）是广泛使用的串行数据传输方式。 RS232C是通用的串行数据传输接口 标准，其DB9引脚定义如下：
18
第5章 基于S3C2410的系统硬件设计
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第5章 基于S3C2410的系统硬件设计
中断控系统硬件设计
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第5章 基于S3C2410的系统硬件设计
DMA工作原理
所谓 DMA 方式，即直接存储器存取（ Direct Memory Acess），是指存储 器与外设在DMA控制器的控制下，直接传送数据而不通过CPU，传输速率主 要取决于存储器存取速度。
能够工作在较高的时钟频率下。数据从存储元(memory cell) 被流 水化地取出，最后突发式(burst)输出到总线。
DRAM和SDRAM由于实现工艺问题，容量较SRAM大。但是
读写速度不如SRAM。
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第5章 基于S3C2410的系统硬件设计
当前，NOR flash存储器的价格比较昂贵，而SDRAM和 NAND flash存储器的价格相对来说比较合适，这样就激发了 一些用户产生希望从NAND flash启动和引导系统，而在 SDRAM上执行主程序代码的想法。 S3C2410A恰好满足这一要求，它可以实现从NAND flash上 执行引导程序。 S3C2410A具备一个内部SRAM缓冲器--“Steppingstone”。 当系统启动时，NAND flash存储器的前面4KByte字节将被自 动载入到Steppingstone中，然后系统自动执行这些载入的引 导代码。