Allegro IBIS仿真流程
在Allegro 中进行SI 仿真
第一章在Allegro 中准备好进行SI 仿真的PCB 板图1）在Cadence 中进行SI 分析可以通过几种方式得到结果：* Allegro 的PCB 画板界面，通过处理可以直接得到结果，或者直接以*.brd 存盘。
* 使用Specctre Quest 打开*.brd，进行必要设置，通过处理直接得到结果。
这实际与上述方式类似，只不过是两个独立的模块，真正的仿真软件是下面的SigXplore 程序。
* 直接打开SigXplore 建立拓扑进行仿真。
2）从PowerPCB 转换到Allegro 格式在PowerPCb 中对已经完成的PCB 板，作如下操作：在文件菜单，选择Export 操作，出现File Export 窗口，选择ASCII 格式*.asc 文件格式，并指定文件名称和路径（图1.1）。
图1.1 在PowerPCB 中输出通用ASC 格式文件图1.2 PowerPCB 导出格式设置窗口点击图1.1 的保存按钮后出现图1.2 ASCII 输出定制窗口，在该窗口中，点击“Select All”项、在Expand Attributes 中选中Parts 和Nets 两项，尤其注意在Format 窗口只能选择PowerPCB V3.0 以下版本格式，否则Allegro 不能正确导入。
3）在Allegro 中导入*.ascPCB 板图在文件菜单，选择Import 操作，出现一个下拉菜单，在下拉菜单中选择PADS 项，出现PADS IN 设置窗口（图1.3），在该窗口中需要设置3 个必要参数：图1.3 转换阿三次文件参数设置窗口i. 在的一栏那填入源asc 文件的目录ii. 在第二栏指定转换必须的pads_in.ini 文件所在目录（也可将此文件拷入工作目录中，此例）iii. 指定转换后的文件存放目录然后运行“Run”，将在指定的目录中生成转换成功的.brd 文件。
注：pads_in.ini 所在目录路：.Psd_14.2ToolsPCBbin 中。
Allegro165 PCB SI 仿真流程.
Allegro PCB SI：一步一步学会一步一步学会前仿真前仿真 Learn Allegro PCB SI Pre-simulation Step by StepDoc Scope: Cadence 16.5 Doc Number: SFTEC12007 Author: Daniel Zhong Create Date: 2012-04-10 Rev: 1.00Sofer Technology Co., Ltd目录1 Cadence Allegro PCB SI简介 (12)1.1 高速PCB 设计流程 ...................................................... 12 2 Allegro PCB SI的前仿真 . (13)2.1 准备仿真模型和其他需求 (13)2.1.1 获取所使用元器件的仿真模型 (14)2.1.2 获取所使用连接器的仿真模型 (15)2.1.3 获取所使用元器件和连接器的器件手册和用户指南等相关资料 (15)2.1.4 获取所需的规范文档 (15)2.1.5 了解相关电路和接口工作原理 (15)2.1.6 提取与信号完整性相关的要求 (15)2.1.7 预先创建拓扑样本 (16)2.1.8 预先创建相对于不同阈值电压的眼图模板 (16)2.1.9预先创建自定义测量 .................................................. 17 2.2仿真前的规划 .......................................................... 17 2.3关键器件预布局 . ........................................................ 18 2.4 模型加载和仿真配置 .. (18)2.4.1 模型的转化 (19)2.4.2使用SI Design Setup配置 (20)Sofer Technology Co., Ltd2.4.3选择需要配置的信号线 ................................................ 21 2.4.4设置仿真库 ........................................................ 23 2.4.5设置电源和地网络 ................................................... 25 2.4.6设置叠层 .......................................................... 29 2.4.7设置元器件类别 ..................................................... 32 2.4.8为元器件分配和创建模型 .............................................. 33 2.4.9设置差分对 ........................................................ 42 2.4.10设置仿真参数 ..................................................... 47 2.4.11SI Design Audit相关 . ............................................ 55 2.4.12提取拓扑 ........................................................ 57 2.4.13在SigXP 中设置仿真库和仿真参数 ...................................... 59 2.4.14在SigXP 中绘制拓扑 ................................................ 63 2.5 方案空间分析 (73)2.5.1 输出驱动力扫描分析 (76)2.5.2 Stub 长度扫描分析 (78)2.5.3线宽线间距扫描分析 .................................................. 79 2.6 方案到约束规则的转化 . (81)2.6.1 传输线延迟规则的设置 (82)2.6.2 拓扑结构等传输线特性规则的设置 (85)2.6.3 传输线耦合规则的设置 (85)2.6.4拓扑规则在约束管理器中的应用 (86)Sofer Technology Co., Ltd 3 Allegro PCB SI的后仿真 (89)表格表格 1：Routed Interconnect Models参数 (50)表格 2：Simulation 栏眉仿真参数 (52)表格 3：IO Cell Stimulus Edit窗口中的选项 (73)图图 1：传统的PCB 设计流程图 (12)图 2：Allegro PCB SI高速PCB 设计流程图 (13)图 3：眼图模式下的眼图模板 (16)图 4：地址、命令和控制信号传输线拓扑 (17)图 5：RDIMM 的布局示意图 (18)图 6：Model Integrity界面 (19)图 7：使用Model Integrity将IBIS 文件转换至DML 格式 (20)图 8：Cadence Product Choices产品选择器窗口 (21)图 9：Allegro PCB SI GXL界面 (22)图 10：Setup Category Selection窗口 (22)图 11：Setup Xnet Selection窗口 (22)图 12：Allegro PCB SI GXL关于网络设置的提醒框 (23)Sofer Technology Co., Ltd图 13：Setup Library Search Directories窗口 (24)图 14：Setup Library File Extensions窗口 (24)图 15：Setup Working Libraries窗口 (24)图 16：Setup Power and Ground Nets窗口 (25)图 17：Allegro PCB SI GXL电压赋值窗口 (26)图 18：选择“Edit Voltage On Any Net In Design” . (26)图 19：Identify DC Nets窗口。
Allegro后仿真流程介绍
Allegro后仿真流程介绍作成期:04/01/2009作成人:SOLDERMASKForewordGetting IBIS ModelsPre-WorkingSimulationView WaveformForeword●Getting IBIS Models ●Pre-Working Simulation●●View WaveformForeword前仿真和后仿真的区别前仿真又可以分为布局前仿真和布局后仿真。
前者是在设计的最初阶段，通过SigXplorer建立和验证详细的电气拓扑结构并以此制定出详细的约束规则。
后者是在布局完成的状态下，在布线过程中遇到的具体设计问题需要仿真的过程。
后仿真是在PCB布线完成以后，对已经完成的关键网络进行仿真验证的过程。
可以检查实际的物理执行过程（布局布线）是否违背设计意图；或是已知的改动，通过仿真来验证这种改动给高速设计带来的影响。
本篇文档主要介绍后仿真的操作流程Index●ForewordGetting IBIS Models●Pre-Working●Simulation●View Waveform到下列网站搜索各个公司IBIS模型下载网站/ibis/ibis%20table/models.htm到Google网站直接搜索某个型号的IBIS模型到器件厂商的官方网站下载IBIS模型需要检查是否存在语法错误，或者其他的错误，这一步是必须的。
打开软件Model Integrity，点击Open打开ibs文件，打开文件时软件自动进行Check。
若遇到错误，及时查明原因，一般都是语法错误，所以稍加修改就OK了。
点击此按钮查看报错的行并修改之有10个错误，原因是超出80字符IBIS to DML由于Allegro SI不能够直接对应IBIS模型，需要把IBIS模型转换成Allegro专用的DML模型，两者实际上都是文本文档，只是在描述的方式上有所区别。
右击，在弹出的框内选择IBIS to DML生成dml模型后保存至ibis模型同一路径待所有需要的器件模型全部转换成DML模型以后，要和IBIS模型保存在同一文件夹。
Allegro_SI仿真流程简介
上海市共进通信技术有限公司
仿真步骤
开始 指定仿真信号线 准备好要仿真的PCB图 生成仿真报告
转换库模式并加载 给器件加载模型 定义电源和地线
提取拓扑结构
更改电路条件重复仿真
根据阻抗要求调整叠层 结果分析 仿真参数设置 结束
上海市共进通信技术有限公司
仿真Байду номын сангаас数设置
• Allegro菜单中Analyze\SI/EMI Smi\ Preference
上海市共进通信技术有限公司
指定仿真信号线
• Allegro菜单中Analyze\SI/EMI Smi\ Probe
上海市共进通信技术有限公司
仿真结果
• Driver端增加电阻
加电阻
上海市共进通信技术有限公司
Crosstalk
• Crosstalk Waveform
上海市共进通信技术有限公司
仿真结果参数
SIM ID(模拟的次数) Diver(驱动端) Receiver(接收端) Cycle(仿真的周期) FTS MODE（仿真模式） Monotonic（单调性） Noise Margin(噪声裕量) Overshoothigh(上过冲) Overshootlow(下过冲) PropDelay(传输延迟，驱动端到接收端)
IBIS库转换DML
• Allegro菜单中Analyze\SI/EMI Smi\ Library
上海市共进通信技术有限公司
加载DML库
• Allegro菜单中Analyze\SI/EMI Smi\ Library
上海市共进通信技术有限公司
生成仿真报告
• Reflection
IBIS仿真报告
IBIS仿真报告简介本文将介绍如何编写一份IBIS仿真报告。
IBIS（I/O Buffer Information Specification）是一种用于描述芯片输入输出缓冲器行为的标准规范。
通过进行仿真，我们可以评估芯片的性能和稳定性，并帮助优化设计。
步骤一：定义仿真目标在开始之前，我们需要明确仿真的目标。
这可以包括评估芯片的信号完整性、时序性能、噪声容限等方面。
根据目标，我们可以选择合适的仿真工具和方法。
步骤二：创建仿真模型在进行仿真之前，我们需要创建仿真模型。
这可以通过使用IBIS模型生成器来实现。
IBIS模型生成器是一个用于将芯片规格转换为仿真模型的工具。
它根据芯片供应商提供的规格书或特性表生成模型。
步骤三：设置仿真参数在进行仿真之前，我们需要设置仿真的参数。
这包括引脚和电源的模型、仿真时间、仿真步长等。
根据芯片规格书或特性表，我们可以获取这些参数的值，并在仿真工具中进行设置。
步骤四：运行仿真一切准备就绪后，我们可以开始运行仿真。
在仿真过程中，我们可以观察信号的波形、时序关系、噪声等。
这有助于评估芯片的性能和稳定性，并找出潜在问题。
步骤五：分析仿真结果在完成仿真后，我们需要对仿真结果进行分析。
这可以包括检查信号完整性指标（如上升时间、下降时间、噪声容限等）、时序性能指标（如时钟频率、延迟等）等。
通过分析结果，我们可以评估芯片的性能是否符合规格要求。
步骤六：优化设计根据仿真结果，我们可以判断是否需要优化芯片的设计。
这可能涉及到调整电源电压、改善布线、优化缓冲器参数等。
通过不断的优化，我们可以提高芯片的性能和稳定性。
步骤七：验证仿真结果在进行设计优化后，我们需要验证仿真结果。
这可以通过重新运行仿真并分析结果来实现。
如果优化成功，仿真结果应该能够满足规格要求。
结论本文介绍了编写IBIS仿真报告的步骤。
通过定义仿真目标、创建仿真模型、设置仿真参数、运行仿真、分析仿真结果、优化设计和验证仿真结果，我们可以评估芯片的性能和稳定性，并优化设计以满足规格要求。
allegro SI 信号完整性仿真介绍
基于Cadence Allegro SI 16.3的信号完整性仿真信号完整性是指信号在信号线上的质量。
信号具有良好的信号完整性是指当在需要的时候，具有所必需达到的电压电平数值。
差的信号完整性不是由某一因素导致的，而是由板级设计中多种因素共同引起的。
特别是在高速电路中，所使用的芯片的切换速度过快、端接元件布设不合理、电路的互联不合理等都会引起信号的完整性问题。
具体主要包括串扰、反射、过冲与下冲、振荡、信号延迟等。
信号完整性问题由多种因素引起，归结起来有反射、串扰、过冲和下冲、振铃、信号延迟等，其中反射和串扰是引发信号完整性问题的两大主要因素。
反射和我们所熟悉的光经过不连续的介质时都会有部分能量反射回来一样，就是信号在传输线上的回波现象。
此时信号功率没有全部传输到负载处，有一部分被反射回来了。
在高速的PCB中导线必须等效为传输线，按照传输线理论，如果源端与负载端具有相同的阻抗，反射就不会发生了。
如果二者阻抗不匹配就会引起反射，负载会将一部分电压反射回源端。
根据负载阻抗和源阻抗的关系大小不同，反射电压可能为正，也可能为负。
如果反射信号很强，叠加在原信号上，很可能改变逻辑状态，导致接收数据错误。
如果在时钟信号上可能引起时钟沿不单调，进而引起误触发。
一般布线的几何形状、不正确的线端接、经过连接器的传输及电源平面的不连续等因素均会导致此类反射。
另外常有一个输出多个接收，这时不同的布线策略产生的反射对每个接收端的影响也不相同，所以布线策略也是影响反射的一个不可忽视的因素。
串扰是相邻两条信号线之间的不必要的耦合，信号线之间的互感和互容引起线上的噪声。
因此也就把它分为感性串扰和容性串扰，分别引发耦合电流和耦合电压。
当信号的边沿速率低于1ns时，串扰问题就应该考虑了。
如果信号线上有交变的信号电流通过时，会产生交变的磁场，处于磁场中的相邻的信号线会感应出信号电压。
一般PCB板层的参数、信号线间距、驱动端和接收端的电气特性及信号线的端接方式对串扰都有一定的影响。
Allegro_PCB_SI 一步一步学会前仿真
Allegro PCB SI：一步一步学会前仿真Learn Allegro PCB SI Pre-simulation Step by StepDoc Scope : Cadence 16.5Doc Number : SFTEC12007Author : Daniel ZhongCreate Date : 2012-04-10Rev : 1.00目录1Cadence Allegro PCB SI简介 (7)1.1高速PCB设计流程 (7)2Allegro PCB SI的前仿真 (8)2.1准备仿真模型和其他需求 (8)2.1.1获取所使用元器件的仿真模型 (9)2.1.2获取所使用连接器的仿真模型 (10)2.1.3获取所使用元器件和连接器的器件手册和用户指南等相关资料 (10)2.1.4获取所需的规范文档 (10)2.1.5了解相关电路和接口工作原理 (10)2.1.6提取与信号完整性相关的要求 (10)2.1.7预先创建拓扑样本 (11)2.1.8预先创建相对于不同阈值电压的眼图模板 (11)2.1.9预先创建自定义测量 (12)2.2仿真前的规划 (12)2.3关键器件预布局 (13)2.4模型加载和仿真配置 (13)2.4.1模型的转化 (14)2.4.2使用SI Design Setup配置 (15)2.4.3选择需要配置的信号线 (16)2.4.4设置仿真库 (18)2.4.5设置电源和地网络 (20)2.4.6设置叠层 (24)2.4.7设置元器件类别 (27)2.4.8为元器件分配和创建模型 (28)2.4.9设置差分对 (37)2.4.10设置仿真参数 (42)2.4.11SI Design Audit相关 (50)2.4.12提取拓扑 (52)2.4.13在SigXP中设置仿真库和仿真参数 (54)2.4.14在SigXP中绘制拓扑 (58)2.5方案空间分析 (68)2.5.1输出驱动力扫描分析 (71)2.5.2Stub长度扫描分析 (73)2.5.3线宽线间距扫描分析 (74)2.6方案到约束规则的转化 (76)2.6.1传输线延迟规则的设置 (77)2.6.2拓扑结构等传输线特性规则的设置 (80)2.6.3传输线耦合规则的设置 (80)2.6.4拓扑规则在约束管理器中的应用 (81)3Allegro PCB SI的后仿真 (84)表格表格 1：Routed Interconnect Models参数 (45)表格 2：Simulation栏眉仿真参数 (47)表格 3：IO Cell Stimulus Edit窗口中的选项 (68)图图 1：传统的PCB设计流程图 (7)图 2：Allegro PCB SI高速PCB设计流程图 (8)图 3：眼图模式下的眼图模板 (11)图 4：地址、命令和控制信号传输线拓扑 (12)图 5：RDIMM的布局示意图 (13)图 6：Model Integrity界面 (14)图 7：使用Model Integrity将IBIS文件转换至DML格式 (15)图 8：Cadence Product Choices产品选择器窗口 (16)图 9：Allegro PCB SI GXL界面 (17)图 10：Setup Category Selection窗口 (17)图 11：Setup Xnet Selection窗口 (17)图 12：Allegro PCB SI GXL关于网络设置的提醒框 (18)图 13：Setup Library Search Directories窗口 (19)图 14：Setup Library File Extensions窗口 (19)图 15：Setup Working Libraries窗口 (19)图 16：Setup Power and Ground Nets窗口 (20)图 17：Allegro PCB SI GXL电压赋值窗口 (21)图 18：选择“Edit Voltage On Any Net In Design” (21)图 19：Identify DC Nets窗口。
Allegro165 PCB SI 仿真流程
P 2 / 90
图
图 1：传统的PCB设计流程图 .................................................... 12 图 2：Allegro PCB SI高速PCB设计流程图 ........................................ 13 图 3：眼图模式下的眼图模板 .................................................... 16 图 4：地址、命令和控制信号传输线拓扑............................................ 17 图 5：RDIMM的布局示意图...................................................... 18 图 6：Model Integrity界面 .................................................. 19 图 7：使用Model Integrity将IBIS文件转换至DML格式 .............................. 20 图 8：Cadence Product Choices产品选择器窗口 .................................. 21 图 9：Allegro PCB SI GXL界面 ............................................... 22 图 10：Setup Category Selection窗口 ........................................ 22 图 11：Setup Xnet Selection窗口 ............................................ 22 图 12：Allegro PCB SI GXL关于网络设置的提醒框 ................................. 23
allegro_PCB_SI仿真
随着微电子技术和计算机技术的不断发展，信号完整性分析的应用已经成为解决高速系统设计的唯一有效途径。
借助功能强大的Cadence公司SpecctraQuest仿真软件，利用IBIS模型，对高速信号线进行布局布线前信号完整性仿真分析是一种简单可行行的分析方法，可以发现信号完整性问题，根据仿真结果在信号完整性相关问题上做出优化的设计，从而缩短设计周期。
本文概要地介绍了信号完整性(SI)的相关问题，基于信号完整性分析的PCB设计方法，传输线基本理论，详尽的阐述了影响信号完整性的两大重要因素—反射和串扰的相关理论并提出了减小反射和串扰得有效办法。
讨论了基于SpecctraQucst的仿真模型的建立并对仿真结果进行了分析。
研究结果表明在高速电路设计中采用基于信号完整性的仿真设计是可行的, 也是必要的。
【关键字】高速PCB、信号完整性、传输线、反射、串扰、仿真AbstractWith the development of micro-electronics technology and computer technology，application of signal integrity analysis is the only way to solve high-speed system design. By dint of SpecctraQuest which is a powerful simulation software, it’s a simple and doable analytical method to make use of IBIS model to analyze signal integrity on high-speed signal lines before component placement and routing. This method can find out signal integrity problem and make optimization design on interrelated problem of signal integrity. Then the design period is shortened.In this paper，interrelated problem of signal integrity, PCB design based on signal integrity, transmission lines basal principle are introduced summarily．The interrelated problem of reflection and crosstalk which are the two important factors that influence signal integrity is expounded. It gives effective methods to reduce reflection and crosstalk. The establishment of emulational model based on SpecctraQucst is discussed and the result of simulation is analysed. The researchful fruit indicates it’s doable and necessary to adopt emulational design based on signal integrity in high-speed electrocircuit design.Key WordsHigh-speed PCB、Signal integrity、Transmission lines、reflect、crosstalk、simulation目录第一章绪论 (5)第二章Candence Allegro PCB简介 (6)2.1 高速PCB的设计方法 (6)2.2 SpecctraQuest Interconnect Designer在高速信号印刷板设计中的应用.72.3 PCB板的SI仿真分析 (8)第三章信号完整性分析概论 (12)3.1 信号完整性（Signal Integrity）概念 (12)3.2 信号完整性的引发因素 (12)3.3 信号完整性的解决方案 (14)第四章传输线原理 (15)4.1 传输线模型 (15)4.2 传输线的特性阻抗 (16)第五章反射的理论分析和仿真 (19)5.1 反射形成机理 (19)5.2 反射引起的振铃效应 (20)5.3 端接电阻匹配方式 (23)5.4 多负载的端接 (28)5.5 反射的影响因素 (29)第六章串扰的理论分析和仿真 (34)6.1 容性耦合电流 (34)6.2 感性耦合电流 (35)6.3 近端串扰 (36)6.4 远端串扰 (38)6.5 串扰的影响因素 (41)第七章结束语 (46)参考文献 (47)致谢 (47)附录：A/D、D/A 采样测试板原理图和PCB板图 (61)第一章绪论随着信息宽带化和高速化的发展，以前的低速PCB已完全不能满足日益增长信息化发展的需要，人们对通信需求的不断提高，要求信号的传输和处理的速度越来越快，相应的高速PCB的应用也越来越广，设计也越来越复杂。
利用Cadence软件进行高速仿真分析的流程详解
引言：随着现代设计技术的逐渐深入，所采用的信号时钟频率的提高以及上升或下降时间的缩短，设计意图也变得较难以实现。
如通过一般的传统设计流程，设计出产品后的效果通常难以达到当初的设计目标，这正是将高速仿真分析加入传统设计流程的契机。
对单板或系统进行高速分析不仅有利于在设计初期发现和解决潜在问题、缩短产品上市时间、降低产品成本、提高产品质量，更是实现设计即正确(Correct by Design：简称CBD)这一终极目标的有力保证。
Cadence公司的设计软件Allegro(或者SpecctraQUEST)就是可以实现高速信号仿真分析的软件。
本文对利用Allegro(或者SpecctraQUEST)进行高速信号仿真分析的过程和每一步操作进行了详细的说明，有助于设计人员对高速信号仿真分析的理解和普及，进一步提高公司的设计水平。
Cadence仿真步骤第一步进行SI仿真的PCB板图的准备仿真前的准备工作主要包括以下几点：1、仿真板的准备●原理图设计；● PCB封装设计；● PCB板外型边框（Outline）设计，PCB板禁止布线区划分（Keepouts）；●输出网表（如果是用CADENCE的Concept HDL设计的原理图，可将网表直接Export 到brd文件中；如果是用PowerPCB设计的板图，要将其转换到allegro中的板图，其操作见附录一的说明）；●器件预布局（Placement）：将其中的关键器件进行合理的预布局，主要涉及相对距离、抗干扰、散热、高频电路与低频电路、数字电路与模拟电路等方面；● PCB板布线分区（Rooms）：主要用来区分高频电路与低频电路、数字电路与模拟电路以及相对独立的电路。
元器件的布局以及电源和地线的处理将直接影响到电路性能和电磁兼容性能；2、关键器件资料及模型的准备●收集器件的IBIS模型（网上下载、向代理申请、修改同类型器件的IBIS模型等）●收集器件的关键参数，如Tco、Tsetup、Tholdup等及系统有关的时间参数Tclock、Tskew、Tjitter●对IBIS模型进行整理、检查、纠错和验证(该步骤可通过使用一些独立的小软件进行，也可利用整合到Cadence 中的模块进行，具体步骤见下面第二步)。
Allegro16.5 中进行SI 仿真
在仿真之前，需要相应的IBIS模型文件，并把它转换为Cadence需要的DML文件，现在已经下载了一个IBIS 文件，它是Altera公司的cyclone3的IBIS文件：cyclone3.ibs。
为了把它转化，我们首先需要打开Model Integrity打开Model Integrity后，选择File Open 打开需要转化的IBIS文件打开后如下图：点击cyclon3，然后点右键，选择IBIS to DML，来实现IBIS到DML的转化在转化时报错：查看LOG File有如下说明：这个时候实际上是出了很多报错，报错的说明如下：WARNING: CYCLONE3_sstl18c1_cio_d10s Ramp value for maximum of Fall is significantly different with that computed from the corresponding TV curve - fixedERROR: TVCurve start time of CYCLONE3_ttl18_rdio_d8s RisingWaveform rise_1 at line 483255 is not same as CYCLONE3_ttl18_rdio_d8s FallingWaveform fall_1 at line 482667ERROR: TVCurve start time of CYCLONE3_ttl18_rdio_d8s RisingWaveform rise_2 at line 483368 is not same as CYCLONE3_ttl18_rdio_d8s FallingWaveform fall_2 at line 482778WARNING: CYCLONE3_sstl2c1_cio_d12s Ramp value for typical of Fall is significantly different with that computed from the corresponding TV curve - fixedWARNING: CYCLONE3_sstl2c1_rio_d12s Ramp value for typical of Fall is significantly different with that computed from the corresponding TV curve - fixedWARNING: CYCLONE3_ttl18_rdio_d10s Ramp value for maximum of Rise is significantly different with that computed from the corresponding TV curve - fixedTranslation failed due to DMLCHECK errors.Output saved as D:\yanshi\2\cyclone3.dml.txt.Run ibis2signoise -d, a DML will be generated.Examine it with line numbers from the log message.对于这个错误，说明是在DOS环境下运行ibis2signoise -d,可以了，那么就在DOS下运行运行结束后，在运行目录下可以看到已经生成了文件：cyclone3.ibs.dml，修改它为cyclone3.dmlDML文件已经生成，关闭Model Integrity下一步就是要进行仿真了，首先打开PCB SI然后在弹出的菜单中选择红线框住的部分进入PCB SI GXL后打开要仿真的BRD文件。
使用allegro pcb si为brd文件创建通用型ibis模型的方法
使用allegro pcb si为brd文件创建通用型ibis模型的方法全文共四篇示例，供读者参考第一篇示例：使用Allegro PCB SI为BRD文件创建通用型IBIS模型的方法IBIS（Input/Output Buffer Information Specification）是一种用于模拟电子设备输入输出缓冲器的标准化格式。
在电子设计中，使用IBIS模型可以帮助工程师评估电路的信号完整性和性能特性。
创建适合特定IBIS模型的brd（布局）文件对于电路设计非常重要。
本文将介绍如何使用Allegro PCB SI软件为BRD文件创建通用型IBIS模型。
1. 准备工作在开始创建IBIS模型之前，需要准备以下工作：- Allegro PCB SI软件：确保您已安装Allegro PCB SI软件并拥有许可证。
- BRD文件：您需要有一个您想要创建IBIS模型的BRD文件。
- IBIS规范：了解IBIS规范，以便您可以正确创建IBIS模型。
2. 打开BRD文件打开您要创建IBIS模型的BRD文件。
在Allegro PCB SI软件中，选择“File”菜单中的“Open”选项，然后浏览并选择您的BRD文件。
4. 创建IBIS模型a. 选择“File”菜单中的“Export”选项，然后选择“Exp ort IBIS”命令。
b. 在弹出的对话框中，选择您要创建的IBIS模型类型。
通常，您可以选择“Generic IBIS Model”以创建一个通用型IBIS模型。
c. 在下一个对话框中，选择要添加到IBIS模型的信号，包括输入和输出缓冲器。
d. 在生成IBIS模型之前，您可能需要设置一些参数，如信号的上升时间和下降时间。
e. 选择“Generate”按钮以生成IBIS模型。
一旦您成功创建了IBIS模型，接下来需要验证它。
在Allegro PCB SI软件中，您可以使用信号完整性分析工具来验证IBIS模型。
SI仿真深入讲解
Allegro SI 仿真讲解
Myron He 2010.03.02 Myron_He@
Index
► 仿真前准备 ► 电路板设置 ► 拓扑提取与仿真
► 前时序仿真
► 后时序仿真
► 差分对设计与仿真
Allegro PCB SI仿真
仿真前准备
► 仿真前准备文件
Allegro PCB文件.brd 仿真信号器件IBIS模型 PCB叠层结构详细参数
VCC A VCC Pow低电平的上下拉U/I曲线
R_pkg L_pkg 2 1 2 O utput
1
2
3
1
3
2
B
C_pkg
2
C_comp
1
2
G ND_Clamp
Allegro PCB SI仿真
1
1
B:包含了上升沿和下降沿的摆率
仿真前准备
2
C_comp
2
C_pkg
1
IBIS模型数据的准确性直接影响仿真的效果，同时模型数据的获得比较困难， IC供应商为目前IBIS模型数据的最有效来源. IC供应商在这方面的投资会比较大，RD需要不断Push，推动IC厂商来提供模 型数据.
Allegro PCB SI仿真
1
仿真前准备
► IBIS模型输出结构
► 1.添加工作库
Allegro PCB SI仿真
Allegro怎么样有效建立SI模型？ 如何使用Model Integrity转换IBIS模型
Allegro 怎么样有效建立SI 模型？如何使用Model
Integrity 转换IBIS 模型
信号完整性仿真大多针对由芯片IO、传输线以及可能存在的接插件和分
立元件所构成的信号网络系统，为了实现精确的仿真，仿真模型的精确性是
首先需要保证的。
一般情况下，Allegro PCB SI 会执行传输线和分立元件的建模，而芯片IO 和连接器的模型通常会由原厂提供。
当前业内常见的芯片
IO 模型有两种格式，IBIS 模型和HSPICE 模型；常见的连接器模型也是两种，SPICE(HSPICE)模型和S 参数模型。
Allegro PCB SI 支持包括上述四种模型在内业界流行的仿真模型，但一般都需要转化为Cadence 自己的
DML(Device Modeling Library)后才能使用。
Allegro PCB SI 在仿真时需要将仿真模型都转变成DML 模型格式这一做法，区别于大多数EDA 软件，这种做法可以说是有利有弊有。
弊，很明
显，就是多一个额外的步骤，虽然这一步骤非常简便；利，则是有利于仿真
库的管理，做到仿真库和原始模型文件的隔离，并且在文件格式转换的同时
也执行了模型的校验。
在大多数情况下，外部模型格式到Cadence DML 模型格式的转换还是非常方便的，只需要用Cadence SPB 系列工具包中的Model Integrity 软件打开模型文件，然后点击转换到DML 即可。
基于Cadence的信号完整性仿真步骤
目录1.仿真前的准备工作 (2)1.1找到需要仿真的芯片的IBIS模型 (2)1.2模型转换（IBIS→DML） (2)1.3添加模型到Cadence的模型库中 (5)2. 对电路板进行设置（Setup Advisor） (7)2.1准备好要仿真的电路板 (7)2.2调用参数设置向导 (7)2.3叠层设置 (8)2.4设置DC电压值 (9)2.5器件设置（Device Setup） (10)2.6 SI模型分配 (12)2.7 SI检查（SI Audit） (16)2.8完成参数设置 (18)3.进行信号完整性仿真（反射） (19)3.1开始仿真 (19)3.2选择所要仿真的网络 (19)3.3提取网络的拓扑结构 (20)3.4给驱动端U8添加激励信号 (21)3.5设置激励信号的参数 (22)3.6执行反射仿真 (22)3.7仿真结果 (22)1.仿真前的准备工作1.1找到需要仿真的芯片的IBIS模型一般可以从芯片制造商网站上找到，如果没有，可能要通过其它途径获得如从SPICE模型中提取。
1.2模型转换 （IBIS→DML）将IBIS模型转换为DML模型，运用Cadence的Model Integrity工具将IBIS模型转化为Cadence能识别的DML模型，并验证仿真模型。
（1）单击“开始”按钮→“所有程序”→“Allegro SPB 15.5”→“Model Integrity”，如图1-1所示：图1-1 Model Integrity工具窗口（2）选择“File”→“Open”，打开一个IBIS模型如图1-2所示：图1-2 打开一个IBIS模型（3）在“Physical View”栏中，单击IBIS文件“sn74avca16245”→选择菜单栏里的“Options”→“Translation Options Editor”→弹出“Translation Options”窗口，如图1-3所示：图1-3 Translation Options窗口（4）默认选择“Make model names unique”，这个设置为每个IOCell模型名附加IBIS文件名。
allegro SI 信号完整性仿真
基于Cadence Allegro SI 16.3的信号完整性仿真信号完整性是指信号在信号线上的质量。
信号具有良好的信号完整性是指当在需要的时候，具有所必需达到的电压电平数值。
差的信号完整性不是由某一因素导致的，而是由板级设计中多种因素共同引起的。
特别是在高速电路中，所使用的芯片的切换速度过快、端接元件布设不合理、电路的互联不合理等都会引起信号的完整性问题。
具体主要包括串扰、反射、过冲与下冲、振荡、信号延迟等。
信号完整性问题由多种因素引起，归结起来有反射、串扰、过冲和下冲、振铃、信号延迟等，其中反射和串扰是引发信号完整性问题的两大主要因素。
反射和我们所熟悉的光经过不连续的介质时都会有部分能量反射回来一样，就是信号在传输线上的回波现象。
此时信号功率没有全部传输到负载处，有一部分被反射回来了。
在高速的PCB中导线必须等效为传输线，按照传输线理论，如果源端与负载端具有相同的阻抗，反射就不会发生了。
如果二者阻抗不匹配就会引起反射，负载会将一部分电压反射回源端。
根据负载阻抗和源阻抗的关系大小不同，反射电压可能为正，也可能为负。
如果反射信号很强，叠加在原信号上，很可能改变逻辑状态，导致接收数据错误。
如果在时钟信号上可能引起时钟沿不单调，进而引起误触发。
一般布线的几何形状、不正确的线端接、经过连接器的传输及电源平面的不连续等因素均会导致此类反射。
另外常有一个输出多个接收，这时不同的布线策略产生的反射对每个接收端的影响也不相同，所以布线策略也是影响反射的一个不可忽视的因素。
串扰是相邻两条信号线之间的不必要的耦合，信号线之间的互感和互容引起线上的噪声。
因此也就把它分为感性串扰和容性串扰，分别引发耦合电流和耦合电压。
当信号的边沿速率低于1ns时，串扰问题就应该考虑了。
如果信号线上有交变的信号电流通过时，会产生交变的磁场，处于磁场中的相邻的信号线会感应出信号电压。
一般PCB板层的参数、信号线间距、驱动端和接收端的电气特性及信号线的端接方式对串扰都有一定的影响。
Allegro SI 高速信号完整性仿真
信号完整性是指信号在信号线上的质量。
信号具有良好的信号完整性是指当在需要的时候，具有所必需达到的电压电平数值。
差的信号完整性不是由某一因素导致的，而是由板级设计中多种因素共同引起的。
特别是在高速电路中，所使用的芯片的切换速度过快、端接元件布设不合理、电路的互联不合理等都会引起信号的完整性问题。
具体主要包括串扰、反射、过冲与下冲、振荡、信号延迟等。
信号完整性问题由多种因素引起，归结起来有反射、串扰、过冲和下冲、振铃、信号延迟等，其中反射和串扰是引发信号完整性问题的两大主要因素。
反射和我们所熟悉的光经过不连续的介质时都会有部分能量反射回来一样，就是信号在传输线上的回波现象。
此时信号功率没有全部传输到负载处，有一部分被反射回来了。
在高速的PCB中导线必须等效为传输线，按照传输线理论，如果源端与负载端具有相同的阻抗，反射就不会发生了。
如果二者阻抗不匹配就会引起反射，负载会将一部分电压反射回源端。
根据负载阻抗和源阻抗的关系大小不同，反射电压可能为正，也可能为负。
如果反射信号很强，叠加在原信号上，很可能改变逻辑状态，导致接收数据错误。
如果在时钟信号上可能引起时钟沿不单调，进而引起误触发。
一般布线的几何形状、不正确的线端接、经过连接器的传输及电源平面的不连续等因素均会导致此类反射。
另外常有一个输出多个接收，这时不同的布线策略产生的反射对每个接收端的影响也不相同，所以布线策略也是影响反射的一个不可忽视的因素。
串扰是相邻两条信号线之间的不必要的耦合，信号线之间的互感和互容引起线上的噪声。
因此也就把它分为感性串扰和容性串扰，分别引发耦合电流和耦合电压。
当信号的边沿速率低于1ns时，串扰问题就应该考虑了。
如果信号线上有交变的信号电流通过时，会产生交变的磁场，处于磁场中的相邻的信号线会感应出信号电压。
一般PCB板层的参数、信号线间距、驱动端和接收端的电气特性及信号线的端接方式对串扰都有一定的影响。
在Cadence 的信号仿真工具中可以同时对6条耦合信号线进行串扰后仿真，可以设置的扫描参数有：PCB的介电常数，介质的厚度，沉铜厚度，信号线长度和宽度，信号线的间距．仿真时还必须指定一个受侵害的信号线，也就是考察另外的信号线对本条线路的干扰情况，激励设置为常高或是常低，这样就可以测到其他信号线对本条信号线的感应电压的总和，从而可以得到满足要求的最小间距和最大并行长度。
allegro_PCB_SI仿真
allegro_PCB_SI仿真IntroductionAllegro PCB SI仿真可以帮助人们在设计PCB 电路板时进行信号完整性仿真，以验证电路设计的有效性和稳定性。
这个工具是Cadence 公司的Allegro 系列产品中的一个，它可以让我们对PCB 电路板进行模拟分析，发现布线中的信号完整性问题，并接下来进行优化，从而得到更好的结果。
下面我们来详细讲解一下Allegro PCB SI仿真的使用。
功能与特点Allegro PCB SI仿真工具主要有以下功能和特点：1. 电路适配性：根据实际电路接口，自动生成仿真模型，无须手工绘制，可节省大量时间和精力。
2. 建模精度：采用仿真模型进行仿真分析，模型的建立过程和仿真数据的处理过程均达到高精度的要求。
3. 可视化展示：提供直观、易于理解的仿真结果图像，用户可对仿真结果进行直观的分析和判断。
4. 高效优化：在分析结果的基础上，提供了一系列可行性方案，以便优化布局和电路设计，提高设计质量和效率。
5. 多维度仿真：支持多种仿真方式，可以分析不同工作频率、物理层、仿真类型等多种因素的影响。
6. 构建模块化：支持多种最新技术，如DDR、PCIe等，可实现模块化的仿真分析。
使用步骤Allegro PCB SI仿真的使用步骤如下：1. 在Allegro 设计工具中添加SI 仿真属性：在Allegro 中进行PCB 设计工作的人员首先需要添加SI 仿真属性。
这时需要使用Allegro constraint manager 工具，在其中添加SI 属性和控制器约束等信息。
Allegro SI 分析扫描过程会依据这些信息实现电路仿真。
2. 运行Allegro SI 分析：电路设计人员在完成电路布线后，需要使用Allegro SI 分析来分析信号完整性情况，以发现和解决可能存在的电路问题。
执行步骤为：首先选择si_analysis 工具，在其菜单中选择指定布线仿真设置；然后在仿真window 中选择仿真起点、仿真长度等参数，然后点击Run。
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
Allegro IBIS仿真流程2009-09-27 20:08:36| 分类：Pcb | 标签：|字号大中小订阅/EDA/20090214105502.htm第一章在Allegro中准备好进行SI 仿真的PCB 板图1）在Cadence 中进行SI 分析可以通过几种方式得到结果：* Allegro 的PCB 画板界面，通过处理可以直接得到结果，或者直接以*.brd 存盘。
* 使用SpecctreQuest 打开*.brd，进行必要设置，通过处理直接得到结果。
这实际与上述方式类似，只不过是两个独立的模块，真正的仿真软件是下面的SigXplore 程序。
* 直接打开SigXplore 建立拓扑进行仿真。
2）从PowerPCB 转换到Allegro 格式在PowerPCb 中对已经完成的PCB 板，作如下操作：在文件菜单，选择Export 操作，出现File Export 窗口，选择ASCII 格式*.asc 文件格式，并指定文件名称和路径（图1.1）。
图1.1 在PowerPCB 中输出通用ASC 格式文件图1.2 PowerPCB 导出格式设置窗口点击图1.1 的保存按钮后出现图1.2 ASCII 输出定制窗口，在该窗口中，点击“Select All”项、在Expand Attributes 中选中Parts 和Nets 两项，尤其注意在Format 窗口只能选择PowerPCB V3.0 以下版本格式，否则Allegro 不能正确导入。
3）在Allegro 中导入*.ascPCB 板图在文件菜单，选择Import 操作，出现一个下拉菜单，在下拉菜单中选择PADS 项，出现PADS IN 设置窗口（图1.3），在该窗口中需要设置3 个必要参数：图1.3 转换阿三次文件参数设置窗口i. 在的一栏那填入源asc 文件的目录ii. 在第二栏指定转换必须的pads_in.ini 文件所在目录（也可将此文件拷入工作目录中，此例）iii. 指定转换后的文件存放目录然后运行“Run”，将在指定的目录中生成转换成功的.brd 文件。
注：pads_in.ini 所在目录路：.\Psd_14.2\Tools\PCB\bin 中。
4）在Allegro 文件菜单中使用打开功能将转换好的PCB 板调入Allegro 中。
第二章转换IBIS 库到dml 格式并加载1）库转换操作过程在Allegro 菜单中选择Analyze \ SI/EMI SIM \Library 选项，打开“Signal Analyze Library Browser”窗口，在该窗口的右下方点击“Translatr ->”按钮，在出现的下拉菜单中选择“ibis2signois”项，出现“Select IBIS Source File”窗口（图2.1）.按下“打开”按钮，随后出现转换后文件存放目的设置窗口，设置后按下“保存”键，出现保存认定窗口（图2.2）。
注意：必须对此窗口默认的路径设置进行修改，否则无法生成.dml 文件。
图2.1 IBIS 库转换原文件路径设置窗口原该窗口的默认设置为“ibis2signoise in="E:"\_ED\30\82559.ibs out="82559".dml”，实际上ibis2signoise 是一个DOS 文件，可能在一些场合，可执行文件后面的命令参数中“in=”和“out=”被认为是非法字符，所以，将它修改为“ibis2signoise E:\_ED\30\82559.ibs ”即可，它将在IBIS 文件所在目录建立同名的dml 文件。
图2.2 IBIS To dml 转换设置路径窗口（需修改）转换完成以后，会有报告文件弹出，在文件中只要没有“Error”提示，转换文件有效。
2）加载转换后的dml 库图2.3 Signal Analyze Library Browser 窗口在Signal Analyze Library Browser 窗口（图2.3）,加载转换后的dml 库文件。
首先点击“Add Existing Library ->”按钮，出现下来菜单（图2.4），该菜单有四个选项：1. Local Lib: 直接指定一个确定的库文件。
这些库文件在：…\Psd_14.2\share\pcb \signal\SignalPartLib 中。
图2.4 加载库文件的几个方法2. Local Library Path :指定一个人目录并将目录中所有库文件调入。
在…\Psd_14.2\share \pcb\signal\SignalPartLib 中安装时，内置有三个库文件目录（安装时没有选择附加的仿真用库）：DEFAULT_LIB、Dig_lib（内含abt、als、alvc、fttl 四个子目录）、Packages。
其中als 子目录中有X4ALS系列标注逻辑器件库，如74als162 等。
3. Standard Cadence Library：在加载两个索引文件（\Psd_14.2\share\pcb\signal）：cds_models.ndx和cds_partlib.ndx，前者包括模块信息，后者包括仿真器件信息。
3）加载成功以后可以点击set working 按钮，将其设置为工作库。
第三章给器件加载对应模型1) 给器件加载模型在Allegro菜单中选择Analyze \ SI/EMI SIM \Model 选项，打开“Signal Model Assignmen”窗口（图3.1）。
图3.1 为器件指定模型窗口在图3.1 中显示所有使用到的器件名称，选中一个准备设置模型的器件并点击Find 按钮，出现，Model Browser 窗口（图3.2）。
在Model Name Pattern 窗口中填入“*”号，一些模型的名称进入下面的列表框，图3.2 浏览模型窗口在列表框里点击你需要的模块后，在图3.1 中U1（和U2）的“Signal Name”列里就会出现它的模型名称。
2）器件、元件的建模如果在图3.1 里准备加载的模型是无源器件或者是需要自己临时创建的模型，则点击在图3.1 中的create model 按钮出现图3.2 创建模型窗口，对于电阻电容选择Espicemodel（选中蓝色箭头所指项目）后将出现,Creat ESpick Device Model窗口（图3.3）。
其他有源器件用IBISdevice 模型（选中红色箭头所指项目），然后按提示输入value 及各管脚的功能即可，同时可以存盘生成*.dat 文件，这样以后进行仿真时直接load 即可。
此时这个新建的模型就出现在所选器件的“模型名称“栏中。
图 3.3 无源器件建模窗口无源器件包括电阻。
电容、电感，图中的Common 项是设置该元件是否有公用（接地或电源）管脚。
第四章定义板子的地线、电源电压器件仿真必须设置直流电源，否则仿真不能进行，只有定义了电压的电源和地信号，才能在拓补结构中将电源的信号模型调进来。
此操作在Logic 菜单项中选择Identify Nets..选项，出现Identify DC Nets 窗口（图4.1 分别选中VCC 和GND 网络，在Voltage 栏填入5V 和OV，然后确认，完成设置。
图 4.1 直流电源设置窗口调整PCB 板叠层结构满足阻抗要求该功能分别从Aleegro、SpecctraQuest 两个模块进入后进行设置。
1）从Allegro 主窗口设置在Tools 菜单选择Setaup Advior 选项，出现DatBase Setup Advsor 窗口，直接按下“Next“按钮，出现新的DatBase Setup Advsor –Cross-Section 窗口，其中有个“Edit Cross-Section”按键，按下此键进入叠层设计窗口（图5.1），在这个类似Excel 表格式地窗口里，输入需要的各种参数，在表地最后一栏直接计算出该层的阻抗值。
图5.1 叠层设置窗口2）从SpecctraQuest 窗口设置直接从Setup 菜单选择Cross-Section 项进入图5.1 窗口第六章设置仿真参数在正式进行仿真之前，还需要对各参数进行设置，以便使最终结果更加准确的反映设计者的要求。
这个步骤可以在SpecctraQuest 模块里，也可以在Sigxplore 中完成。
具体需要设置的参数根据不同仿真有不同的要求，大致如下：仿真的周期数（measurement cycle）时钟频率（Clock frequency）占空比（duty cycle）偏移量（offset）固定仿真时间（fixed duration）波形取样时间（waveform resolution）截止频率（cutoff frequency）仿真模式（FTS mode）驱动激励（drive excitation）测量模式(measurement mode)1）SpecctraQuest 模块里设置仿真参数在SpecctraQuest 的菜单里选中Analyze\SI/EMI SIM\Prefences，出现参数设置窗口（图6.1）图6.1 仿真参数设置2）在SigXplore 里的选中Analyze\Prefences 进入的参数设置窗口与图6.1 类似。
第七章用探针（Probe）指定仿真信号线1) 建立仿真信号线网表在SpecctraQuest 里的Logic 下拉菜单里，选择create list of nets,出现“CreatList of Net”窗口（图7.1）。
在窗口上边的Net List Name 栏中填入自己起的网络名称，在“Net Filter”栏输入“* ”；在“Available nets”列表栏中选中需要仿真的网络并将其添加到右边“Selected Nets”栏里。
然后将生成的网表文件进行保存。
图7.1 建立仿真网络2) 选择仿真网络选中Analyz\SI/EMI Sim\Probe 命令，在弹出的signal analysis 窗口的net 一栏，敲入*,或者通过list of nets，将网表文件调入。
这样所有的net 都出现在最左边的框里，可以选择任何一个信号线进行模拟。
(图7.2)图7.2 选择仿真网络第八章生成仿真结果报告、设定报告包括的参数选中要进行模拟的信号线之后，点击图7.2 下方Reports 功能键，在弹出analysis report generator 窗口里进行不同的参数条件设置，如SSN, Reflection、CrossTalk 等等，参数设置完成之后，点击create report 就可以分别生成对反射，串扰，地弹等等的仿真结果报告。