2选1多路选择器的VHDL描述
第4章VHDL语言基础
结构体组成
结 构 体 说 明 结
数据类型说明 信号说明 例化元件说明 子程序说明
构 体 块语句 结 构 体 功 能 描 述 进程语句 信号赋值语句 子程序调用语句 元件例化语句
结构体描述风格
行为描述
描述该设计单元的功能，主要使用函数、过程和进程语
句，以算法形式描述数据的变换和传送 例4-4
Port (a,b: in std_logic_vector (3 downto 0);
Ci: in std_logic; Sum: out std_logic_vector (3 downto 0); Co: out std_logic); End add4;
4.1.3 结构体部分
结构体(ARCHITECTURE)
4.1.1 参数部分
库说明 存放已经编译的实体、结构体、程序包和配臵，用于 设计共享，是编程资源。 library <库名>； 程序包引用
使用USE子句指明要使用库中某一个设计单元。
use <库名>. <程序包名>.all； 【例4-2】 LIBRARY ieee; USE ieee.std_logic_1164.ALL;
结构体主要用来描述实体的内部结构，即 描述一个实体的功能。 描述方式 行为描述方式、数据流描述方式、结构描 述方式、混合描述方式
4.1.3 结构体部分
结构体格式
ARCHITECTURE 结构体名 OF 实体名 IS [结构体说明部分]; BEGIN 结构体描述部分; END 结构体名;
4.1.3 结构体部分
4.1 基本结构
模块结构
参数部分：库（LIBRARY）、程序包（USE）； 实体（ENTITY）：[类属]、端口（PORT）；
计算机组成与结构实验报告1 实验一： EDA入门
大学实验报告2018年5月21日课程名称：计算机组成与结构实验实验名称：实验一: EDA入门班级及学号：姓名：同组人：签名：指导教师：指导教师评定：一、实验目的：了解并初步掌握使用QuartusⅡ软件集成开发工具进行专用硬件电路设计的工作过程；了解并初步掌握使用硬件描述语言（VHDL）表述电路功能设计；了解并初步掌握使用时序仿真方法验证电路逻辑功能；了解并初步掌握使用GW48实验台对设计电路进行硬件下载配置和测试。
二、实验任务：1．首先利用QuartusⅡ完成“2选1多路选择器”电路的VHDL语言表达描述；2．设计时序仿真测试激励波形信号并进行电路功能的仿真测试；3．完成“2选1多路选择器”电路的硬件下载编程；4．设计硬件测试方案，配置试验台测试环境，进行硬件测试；5．实验完成，写出实验报告三、实验原理：本实验通过Quartus II软件，编程设计硬件电路功能，在一片FPGA（型号EP1C6Q240C8）可编程芯片上，制作成一块具有“二选一多路选择器”功能的专用电路器件。
测试验证设计电路功能是在GW48实验系统上进行，该实验系统通过改变连线和软件配置可支持多种电路试验。
本实验选用电路模式NO.5。
“2选1多路选择器”电路原理图及逻辑表达式如下：四、实验步骤：第一阶段：建立工程，输入设计文件该电路可用硬件描述语言VHDL表达如下：ENTITY mux21a ISPORT(a,b,s:IN BIT;y:OUT BIT);END ENTITY mux21a;ARCHITECTURE one OF mux21a ISBEGIN图3.1 “2选1多路选择器”原理图和逻辑表达PROCESS(a,b,s)BEGINIF s ='0' THEN y<= a;ELSE y<=b;END IF;END PROCESS;END ARCHITECTURE one;第二阶段：编译第三阶段：时序仿真仿真解释：a,b输入端，s是控制端，y是输出端。
EDA实验报告
EDA 实验报告实验一：组合电路的设计实验内容是对2选1多路选择器VHDL 设计，它的程序如下：ENTITY mux21a ISPORT ( a, b : IN BIT; s : IN BIT; y : OUT BIT ); END ENTITY mux21a;ARCHITECTURE one OF mux21a IS SIGNAL d,e : BIT; BEGIN d <= a AND (NOT S) ; e <= b AND s ; y <= d OR e ;END ARCHITECTURE one ;Mux21a 仿真波形图以上便是2选1多路选择器的VHDL 完整描述，即可以看成一个元件mux21a 。
mux21a 实体是描述对应的逻辑图或者器件图，图中a 和b 分别是两个数据输入端的端口名，s 为通道选择控制信号输入端的端口名，y 为输出端的端口名。
Mux21a 结构体可以看成是元件的内部电路图。
最后是对仿真得出的mux21a 仿真波形图。
Mux21a 实体Mux21a 结构体实验二：时序电路的设计实验内容D触发器的VHDL语言描述，它的程序如下：LIBRARY IEEE ;USE IEEE.STD_LOGIC_1164.ALL ;ENTITY DFF1 ISPORT (CLK : IN STD_LOGIC ;D : IN STD_LOGIC ;Q : OUT STD_LOGIC );END ;D触发器ARCHITECTURE bhv OF DFF1 ISBEGINPROCESS (CLK)BEGINIF CLK'EVENT AND CLK = '1'THEN Q <= D ;END IF;END PROCESS ;END bhv;D触发器的仿真波形图最简单并最具代表性的时序电路是D触发器，它是现代可编程ASIC设计中最基本的时序元件和底层元件。
EDA完整版答案
1. 一个项目的输入输出端口是定义在 A 。
A. 实体中B. 结构体中C. 任何位置D. 进程体2. 描述项目具有逻辑功能的是 B 。
A. 实体B. 结构体C. 配置D. 进程3. 关键字ARCHITECTURE定义的是 A 。
A. 结构体B. 进程C. 实体D. 配置4. MAXPLUSII中编译VHDL源程序时要求 C 。
A. 文件名和实体可以不同名B. 文件名和实体名无关C. 文件名和实体名要相同D. 不确定5. 1987标准的VHDL语言对大小写是 D 。
A. 敏感的B. 只能用小写C. 只能用大写D. 不敏感6. VHDL语言中变量定义的位置是 D 。
A. 实体中中任何位置B. 实体中特定位置C. 结构体中任何位置D. 结构体中特定位置7. VHDL语言中信号定义的位置是 D 。
A. 实体中任何位置B. 实体中特定位置C. 结构体中任何位置D. 结构体中特定位置8. 变量是局部量可以写在 B 。
A. 实体中B. 进程中C. 线粒体D. 种子体中9. 变量和信号的描述正确的是 A 。
A. 变量赋值号是:=B. 信号赋值号是:=C. 变量赋值号是<=D. 二者没有区别10. 变量和信号的描述正确的是 B 。
A. 变量可以带出进程B. 信号可以带出进程C. 信号不能带出进程D. 二者没有区别11. 关于VHDL数据类型，正确的是 B 。
A. 数据类型不同不能进行运算B. 数据类型相同才能进行运算C. 数据类型相同或相符就可以运算D. 运算与数据类型无关12. 下面数据中属于实数的是 B 。
A. 4.2B. 3C. …1‟D. “11011”13. 下面数据中属于位矢量的是 D 。
A. 4.2B. 3C. …1‟D. “11011”14. 关于VHDL数据类型，正确的是 B 。
A. 用户不能定义子类型B. 用户可以定义子类型C. 用户可以定义任何类型的数据D. 前面三个答案都是错误的15. 可以不必声明而直接引用的数据类型是 C 。
2选1选择器的VHDL设计课件
3.1 多路①可以使用26个英文字母，数字0-9以及下划线“_”，且 只能以英文字母开头；
②不区分大小写；最长不超过64个字符；
③必须是单一下划线，且下划线前后都必须有英文字母 或数字；
6、端口定义语句port和端口模式 端口模式
IN 输入端口，定义的通道为单向只读模 OUT 式输出端口，定义的通道为单向输出模 INOUT 式 定义的通道确定为输入输出双向端口 BUFFER 缓冲端口，其功能与INOUT类似
3、界符 标点符号“；”表示VHDL中语句的结束；
3.1 多路选择器的VHDL描述
4、实体和结构体
实体和结构体是VHDL程序的两个基本组成部分；其中 实体主要用于定义电路或系统的外部端口；结构体用于定义 内部逻辑功能或电路结构。
ENTITY e_name IS PORT ( p_name : port_m
-- 注意，赋值条件的数据类型必须是boolean
3.1 多路选择器的VHDL描述
思考 ❖还有没有其它方法实现二选一？ ❖n选一的多路选择器怎么设计？
3.1 多路选择器的VHDL描述
9、赋值符号<=
信号赋值符号“<=”，表示将符号右端的值赋值给左端的 信号； 10、关系运算符=
等号“=”没有赋值的含义，也不是相等的意思，而是 关系运算符，只是一种数据比较符号,其结果只有两种情况， 要么为真true，条件成立；要么为假false，条件不成立。 表达式 WHEN 赋值条件 ELSE
END ARCHITECTURE one ;
3.1 多路选择器的VHDL描述
3.1 多路选择器的VHDL描述
entity 实体
architecture 结构体
实体 mux21a1
EDA第九章
【例9-4】 】 LIBRARY IEEE; --顶层设计 顶层设计 USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_arith.ALL; USE IEEE.STD_LOGIC_unsigned.ALL; ENTITY adders IS GENERIC(msb_operand: INTEGER :=15; msb_sum: INTEGER :=15); PORT(b: IN STD_LOGIC_VECTOR (msb_operand DOWNTO 0); result: OUT STD_LOGIC_VECTOR (msb_sum DOWNTO 0)); END adders; ARCHITECTURE behave OF adders IS COMPONENT addern PORT ( a, b: IN STD_LOGIC_VECTOR; result: OUT STD_LOGIC_VECTOR); END COMPONENT; SIGNAL a: STD_LOGIC_VECTOR (msb_sum /2 DOWNTO 0); SIGNAL twoa: STD_LOGIC_VECTOR (msb_operand DOWNTO 0); BEGIN twoa <= a & a; U1: addern PORT MAP (a => twoa, b => b, result => result); U2: addern PORT MAP (a=>b(msb_operand downto msb_operand/2 +1), b=>b(msb_operand/2 downto 0), result => a); 康芯科技 END behave;
VHDL实验报告一2选1多路选择器
VHDL实验报告一2选1多路选择器实验一实验目的：熟悉quartus的vhdl文本设计流程全过程，学习简单的组合电路的设计，多层次的电路设计，仿真和硬件测试二、实验内容内容（一）用vhdl语言设计2选1多路选择器参考例3-1程序设计如下：library ieee;use ieee.std_logic_1164.all;entity mux21a isport (a,b,s:in bit;y: out bit);end entity mux21a;architecture one of mux21a isbeginy<=a when s='0' else b;end architecture one全程编译后软件提示0错误，3警告，可以继续下面仿真操作。
程序分析：这是一个2选1多路选择器，a和b分别为两个数字输入端的端口名，s为通道选择控制信号输入端的端口名，y为输出端的端口名。
时序仿真及分析：时序仿真输入图：时序仿真输出图：时序分析：由上面两图可以得知：当s=0时，y口输出a，当s=1时，y口输出b下载和硬件测试：引脚锁定图：程序下载完成后，选择实验电路模式5，通过短路帽选择clock0接256Hz 信号，clock2接8Hz信号。
通过键一控制s，当键一进行切换时，明显能听到扬声器发出两种不同音调的声音。
实验内容（二）双二选一多路选择器设计程序设计：library ieee;use ieee.std_logic_1164.all;entity mux21a isport (a,b,s:in bit;y: out bit);end entity mux21a;architecture one of mux21a isbeginy<=a when s='0' else b;end architecture one;entity muxk isport (a1,a2,a3,s0,s1:in bit;outy:out bit);end entity muxk;architecture bhv of muxk iscomponent mux21aport (a,b,s:in bit;y:out bit);end component;signal tmp: bit;beginu1:mux21a port map(a=>a2,b=>a3,s=>s0,y=>tmp);u2:mux21a port map(a=>a1,b=>tmp,s=>s1,y=>outy);end architecture bhv;全程编译后软件提示0错误，2警告程序分析：这是一个双2选1多路选择器，a1、a2和a3分别为两个数字输入端的端口名，s0、s1为通道选择控制信号输入端的端口名，outy为输出端的端口名。
2选1多路选择器的VHDL描述
一、实验目的
1.学会使用VHDL语言并熟悉；
用VHDL语言完成2选1多路选择器设计和8位硬件加法器VHDL设计；
2.
二．实验设备：
名称规格数量
计算机586及以上1台
Quartus II软件 6.0以上
三、实验内容及步骤
1.利用VHDL语言完成2选1多路选择器的设计
1）.打开Quartus II新建打开VHDL界面，输入程序，并保存名为mux21a.vhdl，程序如图3－1：
图3－1VHDL语言描述
在窗口中点击compile,编译成功如图3－2:
图3－2
2). 编译成功后，新建波形文件。
将上述描述语言进行波形仿真。
编译成功如图3－3，仿真波形如下图3－4
图3－3
图3－4仿真波形图
由此可得到结构图，如图3－5
图3－5
8位硬件加法器的VHDL设计
1.如同2选1多路选择器的设计类似，输入VHDL描述语言，保存到adder8b 工程中。
描述语言如下图3-6
图3-6
2.编译成功后，新建波形文件。
将上述描述语言进行波形仿真。
仿真波形如下图3-7
图3－7
通过对波形的分析可知，达到设计目的。
四、实验小结
1.多路选择器是典型的组合电路，应该熟悉它们。
2.通过此次实验，可知主要考察通过VHDL语言编译器件的能力，因此对语言的描述一定要到位。
3.通过本次实验对VHDL描述语言的语法又有了更进一步的认识和熟悉，从整体上把握VHDL程序的基本结构和设计特点，为以后编辑大型器件奠定了厚实的基础。
2选1和4选1选择器VHDL设计
LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY MUX41A IS PORT(a,b,c,d,s0,s1:IN STD_LOGIC;
y:OUT STD_LOGIC); END ENTITY MUX41A ; ARCHITECTURE BHV OF MUX41A IS SIGNAL S:STD_LOGIC_VECTOR(1 DOWNTO 0); BEGIN S <=S1 & S0; PROCESS(S1,S0) --敏感信号表中可以放s1、s0，也可直接放s，如（s） BEGIN CASE S IS WHEN "00" => y<=a; WHEN "01" => y<=b; WHEN "10" => y<=c; WHEN "11" => y<=d; WHEN OTHERS =>NULL; END CASE; END PROCESS; END BHV;
3.3 4选1多路选择器及其VHDL描述
3.1 多路选择器的VHDL描述
相关语法 1.IEEE库和1164程序包
在VHDL中也像很多高级语言一样，把常用的一些数据 类型，数据对象等事先定义好放在库和程序包中，供设计者 直接调用而不用定义。 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; 注意：一个典型的VHDL程序是由库和程序包，实体和结构 体三部分构成。
mux21a2
a
y
b
ቤተ መጻሕፍቲ ባይዱ
s
3.1 多路选择器的VHDL描述
相关语法
1.信号signal
用文本输入法设计2选1多路选择器 EDA实验报告
用文本输入法设计2选1多路选择器1．实验目的和要求本实验为综合性实验，综合了简单组合电路逻辑、QuartusII的使用方法、多层次电路设计、仿真和硬件测试等内容。
其目的是熟悉QuartusII的VHDL文本设计流程全过程。
2．实验原理2选1多路选择器真值表s a b yL L ×LL H ×HH ×L LH ×H H3．主要仪器设备（实验用的软硬件环境）实验的硬件环境是：微机一台GW48 EDA实验开发系统一套电源线一根十芯JTAG口线一根USB下载线一根USB下载器一个实验的软件环境是：Quartus II 9.0软件4．操作方法与实验步骤首先利用QuartusII完成2选1多路选择器的文本编辑输入（mux21a.vhd）和仿真测试等步骤，然后进行仿真。
最后在实验系统上进行硬件测试，实际验证本项实验的功能。
将设计好的2选1多路多路选择器看成是一个元件mux21a，利用元件例化语句描述下图，并将此文件放在同一目录E:\muxfile中。
5．实验内容及实验数据记录（1）程序设计ENTITY mux21a ISPORT ( a, b, s: IN BIT;y : OUT BIT );END ENTITY mux21a;ARCHITECTURE one OF mux21a ISBEGINPROCESS (a,b,s)BEGINIF s = '0' THEN y <= a ; ELSE y <= b ;END IF;END PROCESS;END ARCHITECTURE one ;（2）软件编译（3）仿真波形图（4）硬件测试结果将程序下载到实验板，按下K1键可以得到不同的鸣叫效果。
改变频率的选择，可以改变蜂鸣器的鸣叫效果。
6．实验数据处理与分析（1）程序分析1、一般的，可综合的，即能将VHDL程序编译成可实现的电路端口模式有如下四种：IN(输入端口)，OUT(输出端口)，INOUT（双向端口），BUFFER(缓冲端口)，本二选一实验的实体中定义三个输入引脚分别为：a、b、s和一个输出引脚y,四个引脚的数据类型均为bit.2、使用VHDL描述语句实现功能当s=0时候选择输入a,当s=1时候选择输入b,即实现二选一的功能。
第4章 VHDL设计初步
结构体有三种描述方式 *行为描述(behavioral):
高层次的功能描述，不必考虑在电路中到底是怎样实现的。
*数据流描述(dataflow):
描述输入信号经过怎样的变换得到输出信号
*结构化描述(structural):
【例4-2】-1 2选1多路选择器 ENTITY mux21a IS PORT ( a, b : IN BIT; s : IN BIT; y : OUT BIT ); END ENTITY mux21a;
功能：s = 0
s=1
y=a y =b
ARCHITECTURE one OF mux21a IS BEGIN 并行语句 y <= (a AND (NOT s)) OR (b AND s) ; END ARCHITECTURE one;
端口模式：
IN、OUT、INOUT、BUFFER描述端口数据的流向特征。
数据类型： 数据对象承载数据的类别：BIT的定义值为逻辑'1'和'0'。
信号赋值符： “<=”，用于信号数据的传输，仿真传输延时最短为一个。
条件比较符：
“=”，在条件语句表式中用于比较待测数据的关系。
延时： 模拟器最小分辨时间，或称延时 。
port:
*在层次化设计时，Port为模块之间的接口 *在芯片级，则代表具体芯片的管脚
数据通道输入端口
数据输出端
通道选择控制信号端
图4-1 mux21a实体
(2) 以关键词ARCHITECTURE引导，END ARCHITECTURE … 结尾的语句部分，称为结构体。 功能:通过若干顺序语句和并行语句来描述设计实体的逻辑功能(行为描述)
EDA实验报告8位二选一多路选择器
学号：201400800093 姓名：胡玲专业：电子信息科学与技术科目：电子设计自动化EDA 实验名称：8位二选一多路选择器
一．实验要求
实验要求：1通过有限状态机的VHDL设计初步了解VHDL表达和设计电路的方法2根据学过的一位二选一选择器改进VHDL语言而掌握8位二选一多路选择器
三．RTL图
四．波形仿真图：
由源代码可知a_fin=a_dis,b_fin=b_dis,但由波形仿真图可知在同一时刻它们并不一定相等，而是存在延迟，结果s_fin也是和对应的输入值存在延迟，如果不考虑延迟，结果正确。
例：t=40ns时输入是1010+0001结果是1011，无进位。
五：实验结果
1.用开关sw17-14表示输入的四位二进制A（17-14分别表示A0-A3），并用LEDR17-14显示。
sw13-10表示输入四位二进制B（13-10分别表示B3-B0）并用LEDR13-10显示。
KEY0用于复位KEY1用于做时钟信号LEDR3-0表示输出的四位二进制数LEDG8（绿灯）显示进位输出。
2.按下复位键—用开关确定输入值（例如输入为1111+1000）—按下时钟信号键—可显示红灯为0111以及绿灯亮有进位。
3.可知结果正确。
六．实验体会及心得
1.做实验前先预习实验内容，学以致用和大胆改进很重要。
2.代码写错没关系，几十个错误也没关系，不能复制粘贴那样学不到东西，与同学探讨很有意义，最后结果出来再回过头研究代码会觉得更了解每一步代码。
3.实验过程中切记避免心浮气躁，急于出结果，如果实在没思路可以看同学代码但一定要看懂在之上进行改变看结果。
实验一VHDL入门与QuartusII使用指南
实验一VHDL入门与Quartus II使用一、实验目的1．熟悉Quartus II的VHDL文本设计流程。
2．学习用VHDL进行简单逻辑电路设计，多层次电路设计。
3．掌握VHDL设计电路的仿真、综合、和硬件测试的过程.二、实验内容1．实验内容1：首先利用QuartusⅡ完成2选1多路选择器(例3-1)的文本编辑输入(mux21a.vhd)和仿真测试等步骤,给出仿真波形，验证本项设计的功能。
2．实验内容2：用VHDL语言来描述一个3选1多路选择器，将例4-1多路选择器看成是一个元件mux21a，利用元件例化语句描述图3—17（93页），并将此文件放在同一目录muxk 中.用层次化描述的方法，先建立一个2选1多路选择器实体,然后在顶层设计中调用该实体两次就得到了3选1多路选择器。
以下是部分参考程序：...COMPONENT MUX21APORT ( a,b,s ： IN BIT;y ： OUT BIT）；END COMPONENT ；。
.u1 ： MUX21A PORT MAP(a=〉a2，b=〉a3，s=>s0，y=>tmp)；u2：END ARCHITECTURE BHV ;对上面方法得到的VHDL设计进行功能仿真，验证其逻辑功能的正确性。
验证完成后进行综合,查看其RTL电路结构。
三、实验报告将实验原理、设计过程、编译仿真波形、RTL电路和分析结果写进实验报告。
四、实验步骤Quartus II 设计的主要流程有：创建工程、设计输入、编译、仿真验证、引脚锁定、下载.1．创建工程在D盘中新建一个文件夹D:\ mux21a，此文件夹用于存放整个工程。
打开Quartus II ，在菜单中选择File—〉New Project Wizard 将会出现一个信息框,这个对话框介绍创建工程步骤，可以直接选Next，这时会出现如图1所示的对话框。
这里需输入的是欲创建工程的基本信息,三个输入栏中分别输入的是工程将被保存的路径及工程文件夹、工程的名称和顶层实体的名称。
2选1多路选择器的VHDL描述
XXXXX大学实验报告课程名称：EDA技术试验实验名称：2选1多路选择器的VHDL描述学号：姓名：指导教师评定：______________________ 签名：_____________________________一、实验目的1、学习2选1多路选择器的设计;2、初步了解VHDL表达和设计电路的方法。
二、实验仪器:计算机一台,Quartus 2软件三、实验步骤:1、新建一个文件夹,打开Quartus 2软件,选择FILE->NEW菜单,在弹出的NEW对话框中选择DEVICE DESGIN FILE页的原理图文件编辑器输入项VHDL FILE,按确定键打开VHDL编辑器窗口;2、在VHDL编辑器窗口输入2选1多路选择器的VHDL描述;ENTITY mux21a ISPORT(a,b:IN BIT;s:IN BIT;y:OUT BIT);END ENTITY mux21a;ARCHITECTURE one OF mux21a ISBEGINy<=a WHEN s=’0’ ELSE b;END ARCHITECTURE one;或者：ENTITY mux21a ISPORT(a,b:IN BIT;s:IN BIT;y:OUT BIT);END ENTITY mux21a;ARCHITECTURE one OF mux21a ISBEGINy<=a WHEN s=’0’ ELSE b;END ARCHITECTURE one;3、打开波形编辑器,分别运行2选1多路选择器,观察他们的输出波形：;4、调出VHDL描述产生的2选1多路选择器的原理图.点击TOOLS->NELIST VIEWERS->RTL VIEWERS,即调出VHDL描述产生的2选1多路选择器的RTL电路图,如下所示:四、实验小结经过本次试验初步了解了Quartus 2软件的使用，及VHDL表达和设计电路的方法。
EDA技术教程讲义第五章VHD初步
结 调用低层设计模块或门级电路， ·主要应用VHDL中的例化语句和生成语句 构 过端口连接实现设计要求。类似于 ·完成各种简单电路到复杂电路的演变 描 实际的硬件电路连接 述
a: IN BIT; b: OUT STD_LOGIC_VECTOR (7 DOWNTO 0); SIGNAL C: STD_LOGIC_VECTOR(1 TO 4); SIGNAL d: BIT_VECTOR (3 DOWNTO 0);
三、结构体（ARCHITECTURE）说明
1、结构体的功能与格式
U2: nand2 PORT MAP (q,reset, qbar); END entlist;
表5.1.5 结构体中的三种子结构方式比较
子结构名称
语句格式
特点
块语句结构 进程语句结构
子程序语句结 构
块结构名： BLOCK
端口说明 类属说明 BEGIN 并行语句 END BLOCK 块结构名；
进程名： PROCESS（每感信号表）IS 进程说明 BEGIN 顺序描述语句 END PROCESS 进程名；
[例5-3] 用行为描述方式设计的全加器
LIBRARY IEEE;
--库说明
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY onebitadder IS
--实体说明
PORT(x,y,cin:IN BIT;
--端口信号定义
Sum,count: OUT BIT);
END onebitadder;
第3章2选1和4选1选择器VHDL设计
3.3 4选1多路选择器及其VHDL描述
例3-3 仿真结果
summary
❖信号signal； ❖逻辑运算符； ❖进程process语句；语句的分类； ❖条件if语句； ❖库和程序包； ❖标准逻辑位和矢量型数据； ❖并置&操作符； ❖注释--符号； ❖case语句；
思考
❖如何用VHDL设计二进制加法器？
ARCHITECTURE one OF mux21a2 IS SIGNAL d,e : BIT;
BEGIN d <= a AND s ; e <= b AND (NOT S) ; y <= d OR e ;
END ARCHITECTURE one ;
3.1 多路选择器的VHDL描述
3.1 多路选择器的VHDL描述
mux21a2
a
y
b
s
3.1 多路选择器的VHDL描述
相关语法
1.信号signal
信号是VHDL中常用三大数据对象之一，所谓数据对象 是指用来保存不同类型数据的对象。
注意：信号相当于一根带电导线，用于暂存数据。
2.逻辑运算符
运算符类型 逻辑运算符
运算符符号
AND
OR NOT NAND NOR XOR XNOR
PORT ( a, b, s: IN BIT; y: OUT BIT);
END ENTITY mux21a; ARCHITECTURE one OF mux21a IS BEGIN
PROCESS (a,b,s) BEGIN IF (s = '1') THEN y <= a ; ELSE y <= b ; END IF;
【例3-3】
LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY MUX41A IS PORT(a,b,c,d,s0,s1:IN STD_LOGIC;
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南昌航空大学实验报告
年月日
课程名称: EDA技术实验课程名称: 2选1多路选择器的VHDL描述
班级:_09083114___姓名: 同组人:___________________________
指导老师评定:___________________________签名:________________________
一、实验目的
1、学习2选1多路选择器的设计；
2、初步了解用VHDL表达和设计电路的方法。
二、实验步骤
1、在VHDL编辑器窗口输入2选1多路选择器的VHDL描述：
ENTITY mux21a IS
PORT(a,b:IN BIT;
s:IN BIT;
y:OUT BIT);
END ENTITY mux21a;
ARCHITECTURE one OF mux21a IS
BEGIN
y<=a WHEN s='0'ELSE b;
END ARCHITECTURE one;
2、打开波形编辑器，运行2选1多路选择器，观察其输出波形（如图4-1所示）。
图中可以看出，当s为低电平时，y输出的是a的波形，s为高电平时，y输出的是b的波形
图4-1 2选1多路选择器波形图
3、调出VHDL描述产生的2选1多路选择器原理图，如图4-2所示，并生成其元件符号如图4-3所示
图4-2 2选1多路选择器原理图
图4-3 选1多路选择器元件符号
4、用IF语句描述2选1多路选择器，并仿真出其波形波，如图4-4所示，图中可以看出，当s为低电平时，y输出的是a的波形，s为高电平时，y输出的是b 的波形
图4-4 2选1选择器仿真波形图
三、实验小结
通过本次实验，学习2选1多路选择器的设计，初步了解用VHDL表达和设计电路的方法。