第4章主存储器逻辑设计

存储系统
根据各种存储器的存储 容量、存取速度和价格 比的不同，将它们按照 一定的体系结构组织起 来，使所放的程序和数 据按照一定的层次分布 在各种存储器中。
16个片选信号，其中8个分别同8片芯片的片选信号连接；每片只有8位
采用字扩展法的存储器连接如图所示。
字扩展总结： 特点:
地址空间的扩展。芯片每个单元中的字长满足， 但单元数不满足。
扩展原则： 每个芯片的地址线、数据线、读写控制线并 联，仅片选端分别引出，以实现每个芯片占据不 同的地址范围。
例：用64K×1b的存储器芯片组成64K×8b（64KB）的存储器。
采用位扩展方式，需要芯片数为：
= 8片
每片芯片应有16根地址线：A0 – A15， 8片芯片的地址线A15～A0分别连在一起同CPU的地址线A15～
A0相连；每片只有一位数据线，8片芯片的8位数据线分别和CPU的
数据线D7～D0相连。

思考题：
用8K×8位的ROM芯片和8K×4位的RAM 芯片组成存储器，按字节编址，其中RAM 的地址为2000H~7FFFH，ROM的地址为 C000H~FFFFH，画出此存储器组成结构图 及与CPU的连接图。
解题提示：
ROM芯片在联机工作中是只读不写，即单向输出，无 WE线。 RAM芯片可读可写，双向连接。
解： （1）16K=214，所以地址线14根；字长8位，所以数据线8根。 14 + 8 + 1 + 1 + 1 + 1 = 26
地址线 数据线 片选 读/写 电源线 地线
（2）存储器芯片的地址范围为0000H~3FFFH
存储器芯片的地址范围： 地址线从全“0‖到全“1‖的所有编码
复习（三） SRAM芯片2114（1K×4位）
思考题：
64KB A15A14A13A12……A0 0 0 1 1 0 0 1 0 …… 0 0 0 0 1 1 …… 1 0 1 1 1 1 1 1 0 0 …… 0 1 0 1 1 …… 1 8K×4 8K×4 8K×4 8K×4 8K×4 8K×4
RAM
40KB 需16位地 ROM 址寻址： A15～A0
16K×8位的RAM芯片组成一个64K×8位的存储器
10
地 址 端
CS
地 址 端
CS
地 址 端
CS
地 址 端
CS
WE
WE
WE
WE
例： 用64K×8b的存储器芯片组成512K×8b（512KB）的存储器。 采用字扩展方式，所需芯片数为：
=8片
每片芯片应有16根地址线：A0 - A15 ；计算机系统有20根地址线： A0-A19 ， 8片芯片的地址线A15～A0分别连在一起同CPU的20位地址线中 A15～ A0相连； 采用全译码方式时，高4位地址线 A16 ～ A19通过译码器译码产生 数据线，8片芯片的8位数据线并联分别和CPU的数据线D7～D0相连。
计算机组成原理
——第4章 主存储器逻辑设计
半导体存储器的组成与控制
1. 存储器容量扩展
位扩展 字扩展 字位扩展
2. 存储控制
集中刷新 分散刷新 异步刷新
3. 存储校验线路
复习（一） RAM存储器芯片总结
RAM存储器芯片有多种型号，每一RAM存储器芯 片具有： 地址线Ai：引脚数与存储芯片的单元数有关； 数据线Di：引脚数与存储芯片的字长有关；
片选信号CS：只有CS有效时，芯片才被选中， 所连地址线才有效，才能进行读/写操作。 读/写信号WE：为0，控制写入电路进行写入； 为1，控制读出电路进行读出。 电源线、地线
复习（二）
例1：某RAM芯片，其存储容量为16K×8位，问： （1）该芯片引出线的最小数目应为多少？ （2）存储器芯片的地址范围是什么？
芯片地址 A9～A0 A9～A0 A9～A0 A9～A0
片选信号 CS0 CS1 CS2 CS3
片选逻辑 A11A10 A11A10 A11A10 A11A10
整个存储器的地址范围：000H~FFFH 共分为4组，每组的地址范围为： 第一组：000H~3FFH 第二组：400H~7FFH 第三组：800H~BFFH 第四组：C00H~FFFH
为芯片分配哪几位地址， 以便寻找片内的存储单元
存储空间分配： 4KB存储器在16位地址空间(64KB）中占据任意 连续区间。
2114（1K×4）SRAM芯片组成容量为4K×8的存储器 64KB 片选 芯片地址 A11 A10 A9 …… A0 0 0 0 …… 0 0 0 1 …… 1 0 1 0 …… 0 0 1 1 1 1 1 0 0 1 1 1 0 1 0 1 …… …… …… …… …… 1 0 1 0 1
分析：
①芯片位数小于存储器所要求的位数，需进行位扩 展。
②8个芯片的关系是平等的，同时工作，并联的，对 应的地址一一相连。 ③详细的连接见下图：
8K×1位RAM芯片组成8K×8位的存储器
CS WE
I/O I/O I/O
I/O
地 址 线
A0 A12 D0
8K×1 I/O
I/O
I/O
I/O
数 据 线 D7
当CPU访问该存储器时，其发出的16位地址同时传给8个芯片，选 中每个芯片的同一单元；CPU发出的 读/写控制信号同时传给8个芯片。
该存储器连接如图所示。
位扩展总结： 当构成内存的存储芯片的字长 < 内存单元的字长时， 就要进行位扩展，使每个单元的字长满足要求。 位扩展方法： 将每片的地址线、片选CS、读写控制线并联，数据 线分别引出。 位扩展特点：
芯片3：0C00~0FFF，A9~A0全部占用为地址信号，A11 始终为1， A10始终为1，故片选逻辑为A11 · A10
字扩展：片选逻辑具有排他性，确保同 一时刻只有一个芯片在工作
0000
设计结果
2K×8
芯片1使用11位地址 A10～A0， A11用于 片选
1K×4
07FF 0800
1K×4 1K×4 1K×4 1K×4 4KB 1K×4 1K×4
需12位地 址寻址：
1K×4 1K×4
A11～A0
低位地址分配给芯片，高位地址形成片选逻辑。
2114芯片为1K×4位，片内寻址需要10根地址线，为A0~A9
2114（1K×4）SRAM芯片组成容量为4K×8的存储器
芯片 1K 1K 1K 1K
先扩展位数，再扩展单元数。
2片1K×4 4组1K×8 1K×8 4K×8 8片
每组需2114（1K×4）SRAM 芯片2片，共4组。 位扩展2片芯片CS连在一起，4组字扩展CS要分开。
2114（1K×4）SRAM芯片组成容量为4K×8的存储器
2.地址分配与片选逻辑 存储器寻址逻辑 芯片内的寻址系统(二级译码) 芯片外的地址分配与片选逻辑 由哪几位地址形成芯 片选择逻辑，以便寻 找芯片
…
存储器容量扩展——字位扩展
实际存储器往往需要在字向、位向两个方向同时 扩展。 一个存储器的容量为M×N位，若使用L×K位的 存储芯片，则该存储器共需的芯片个数为：
M N × L K
需解决： 芯片的选用、
地址分配与片选逻辑、 信号线的连接。
…
… …
…
2114（1K×4）SRAM芯片组成容量为4K×8的存储器
存储器的单元数不变，位数增加。
…
存储器容量扩展——字扩展 例 使用16K×8位的RAM芯片组成一个 64K×8位的存储器。
分析：
①芯片的字数不够，需进行字扩展。
②共需芯片数目是64K÷16K＝4。将4片RAM的地 址线、数据线、读写线一一对应并联。
③出现地址线不够问题，如何解决？ 可以用高2位 地址作为选片端。 ④详细的连接见下图：
所用存储芯片。 各芯片的地址线。 片选逻辑。 注意，芯片的片选信号一般是/CS，即 低电平有效，设计往往先从逻辑命题真写出逻辑式 数据线。数据总线是双向总线，数据通路宽度8位。 ROM芯片数据为单向输出。RAM芯片为双向连接。 2114每片4位，分别连到数据线D7～D4和D3～D0， 两组拼接为8位。 读/写控制R/W。2716没有R/W输入端，R/W信号 只送至RAM芯片2114。
外特性：
地址端： A9～A0（入）
Vcc A7 A8 A9 D0 D1 D2 D3 WE 18 1
2114（1K×4）
10 9
数据端： D3～D0（入/出）
A6 A5 A4 A3 A0 A1 A2 CS GND
控制端：
片选CS 写使能WE
= 0 选中芯片 = 1 未选中芯片 = 0 写 = 1 读
电源、地
1K×4
0BFF 0C00
芯片2、3都使用并 联的10位地址A9～ A0， 并将A11、A10 用于片选
1K×4
0FFF
1K×4
D7~4
D3~0
R/W 2716 2114
2114
CS0
CS2
CS1 2114 2114
地址
A10~0 A9~0 A11
A11
A9~0
A10
A11 A10
芯片级存储器逻辑图应表示出：
2114（1K×4）SRAM芯片组成容量为4K×8的存储器
3.连接方式 （1）扩展位数
10
（2）扩展单元数 （3）连接控制线 （4）形成片选逻辑电路 11
01
00
例：某半导体存储器总容量4K×8位。其中 固化区2K字节，选用EPROM芯片2716 （2K×8位）；工作区2K字节，选用SRAM芯 片2114（1K×4/片）。地址总线A15～A0 （低），双向数据总线D7～D0（低）。
0000
a. 确定芯片：1块2716，4块 2114，如图组织逻辑地址 2K×8 b. 位扩展就是并联多个芯片 的地址线，可以视为多组 8位芯片