1实验一 2选1多路选择器

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实验1 多路选择器

但是，如果 if 语句在使用时没有 else 语句与其配对则会发生这样的情况：编译器判断 if 后面的条件表达式是否满足，如果满足则执行其后的语句，那如果条件表达式不满足呢？这时，编译器就会自动产生一个寄存器来寄存当前的值，在条件不满足时保输出的过去值。这样就会产生用户没有设计的多余的寄存器出来。因此建议读者在使用 if 语句的时候要加上 else 语句与其配对。防止产生多余的寄存器。
激励代码解释： `timescale 10 ns/ 1 ps module mux21_vlg_tst();
reg a; reg b; reg s; wire y;
// 设置时间尺度和时间精度 // 测试代码的端口参数列表为空 // 输入变量声明为 reg 型变量
// 输出变量声明为 wire 型变量
always 语句块的使用
always 块的语句格式如下： always @（<敏感事件列表>）
各可执行的语句； …… 其中敏感事件列表中列出了所有影响 always 块中输出的信号清单，也就是说，如果敏感事件列表中的任何一个变量发生了变化，都要执行 always 语句块中的语句。如 always @ (a or b or s)表示：只要 a、b、s 中的任何一个变量发生了变化，就立刻执行 always 语句块中的语句。为了方便起见，敏感列表也可以用“*”代替，如 always @ (*)，（*）号将自动包含 always 语句块中右边的语句或条件表达式中的所有信号。如程序清单 2，只要 always 语句块中表达式右边出现的变量 a 和 b，或者条件表达式中出现的变量 s，这三个变量中的任何一个变量发生了变化，就立刻执行 always 语句块中的语句。 always 语句还有另外一种形式，即：always 后面不带任何有关敏感事件列表

计算机组成与结构实验报告1 实验一： EDA入门

大学实验报告2018年5月21日课程名称：计算机组成与结构实验实验名称：实验一: EDA入门班级及学号：姓名：同组人：签名：指导教师：指导教师评定：一、实验目的：了解并初步掌握使用QuartusⅡ软件集成开发工具进行专用硬件电路设计的工作过程；了解并初步掌握使用硬件描述语言（VHDL）表述电路功能设计；了解并初步掌握使用时序仿真方法验证电路逻辑功能；了解并初步掌握使用GW48实验台对设计电路进行硬件下载配置和测试。

二、实验任务：1．首先利用QuartusⅡ完成“2选1多路选择器”电路的VHDL语言表达描述；2．设计时序仿真测试激励波形信号并进行电路功能的仿真测试；3．完成“2选1多路选择器”电路的硬件下载编程；4．设计硬件测试方案，配置试验台测试环境，进行硬件测试；5．实验完成，写出实验报告三、实验原理：本实验通过Quartus II软件，编程设计硬件电路功能，在一片FPGA（型号EP1C6Q240C8）可编程芯片上，制作成一块具有“二选一多路选择器”功能的专用电路器件。

测试验证设计电路功能是在GW48实验系统上进行，该实验系统通过改变连线和软件配置可支持多种电路试验。

本实验选用电路模式NO.5。

“2选1多路选择器”电路原理图及逻辑表达式如下：四、实验步骤：第一阶段：建立工程，输入设计文件该电路可用硬件描述语言VHDL表达如下：ENTITY mux21a ISPORT(a,b,s:IN BIT;y:OUT BIT);END ENTITY mux21a;ARCHITECTURE one OF mux21a ISBEGIN图3.1 “2选1多路选择器”原理图和逻辑表达PROCESS(a,b,s)BEGINIF s ='0' THEN y<= a;ELSE y<=b;END IF;END PROCESS;END ARCHITECTURE one;第二阶段：编译第三阶段：时序仿真仿真解释：a,b输入端，s是控制端，y是输出端。

2 选1 多路选择器

2 选1 多路选择器LIBRARY IEEE;--IEEE 库使用说明USE IEEE.STD_LOGIC_1164.ALL;ENTITY mux21 IS--器件mux21 的外部接口信号说明--PORT相当于器件的引脚,这一部分称为实体PORT ( a b : IN STD_LOGIC;s : IN STD_LOGIC;y : OUT STD_LOGIC );END ENTITY mux21;--器件mux21 的内部工作逻辑描述即--为实体描述的器件功能结构称为结构体ARCHITECTURE one OF mux21 ISBEGINy <= a WHEN s = '0' ELSEb WHEN s = '1' ;END ARCHITECTURE one;1位锁存器LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL; --锁存器的实体定义了此器件的--输入输出引脚及其信号属性ENTITY Latch ISPORT(D : IN STD_LOGIC;ENA : IN STD_LOGIC;Q : OUT STD_LOGIC);END ENTITY Latch--结构体ARCHITECTURE one OF Latch IS --定义信号SIGNAL sig_save : STD_LOGIC;--进程语句结构描述逻辑的时序方式BEGINPROCESS (D, ENA)BEGINIF ENA = '1' THENsig_save <= D ;END IF ;Q <= sig_save ;END PROCESS ;END ARCHITECTURE one;1位全加器--或门逻辑描述LIBRARY IEEE ;USE IEEE.STD_LOGIC_1164.ALL;ENTITY or2 ISPORT (a,b :IN STD_LOGIC; c : OUT STD_LOGIC ); END ENTITY or2ARCHITECTURE fu1 OF or2 ISBEGINc <= a OR b;END ARCHITECTURE fu1;--半加器描述LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY h_adder ISPORT (a b : IN STD_LOGIC; co, so : OUT STD_LOGIC); END ENTITY h_adderARCHITECTURE fh1 OF h_adder ISBEGINso <= (a OR b)AND(a NAND b);co <= NOT( a NAND b);END ARCHITECTURE fh1;--1 位二进制全加器顶层设计描述LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY f_adder ISPORT ( ain bin cin : IN STD_LOGIC;cout sum : OUT STD_LOGIC );END ENTITY f_adder;ARCHITECTURE fd1 OF f_adder ISCOMPONENT h_adderPORT ( a b : IN STD_LOGIC;co so : OUT STD_LOGIC);END COMPONENTCOMPONENT or2PORT (a b : IN STD_LOGIC; c : OUT STD_LOGIC); END COMPONENTSIGNAL d e f : STD_LOGIC;--元件连接BEGINu1 : h_adder PORT MAP( a =>ain b =>bin co=>d so =>e); u2 : h_adder PORT MAP( a =>e b =>cin co =>f so =>sum); u3 : or2 PORT MAP(a =>d b =>f c =>cout);END ARCHITECTURE fd1 ;1. 实体语句结构以下是实体说明单元的常用语句结构ENTITY 实体名IS[GENERIC ( 类属表) ][PORT ( 端口表) ]END ENTITY 实体名实体说明单元必须按照这一结构来编写实体应以语句ENTITY 实体名IS 开始以语句END ENTITY 实体名结束其中的实体名可以由设计者自己添加。

EDA实验1lxm二选一数据选择器

实验一二选一数据选择器VHDL设计Quartus II 6.0开发环境与EDA实验箱使用一实验目的1．熟悉在Quartus II 6.0环境下原理图输入方法。

2．熟悉Quartus II 6.0环境下编辑、编译综合、仿真的操作方法。

3、掌握利用EDA软件进行电路设计的详细流程；4、熟悉EDA实验箱的基本使用方法。

学会对实验板上的FPGA/CPLD进行编程下载，硬件验证自己的设计项目。

二实验仪器PC机、Quartus II 6.0软件三实验内容1．详细解读教材117页。

2．在QuartusⅡ上输入该设计的原理图，并进行编辑、编译、综合、适配、仿真。

3．给出其所有信号的时序仿真波形。

四实验原理及步骤1．启动Quartus II 6.0软件在桌面上双击Quartus II 6.0图标或者在开始—>所有程序—>Altera—> Quartus II 6.0，如下图2．建立工作库文件夹及工程任何一次设计都是一项工程（Project），所有此工程相关的所有设计文件都需要放在同一个文件夹里。

不同的设计放在不同的文件夹中。

在E盘下建立一个存放本次设计的工程文件夹，比如“shiyan1”。

注意不要使用中文文件夹，文件夹的存放路径也不要包含中文。

注意本实验室计算机C盘和D盘是重启后复原，不要将任何文件和文件夹放置在桌面或者C、D盘下。

初次打开Quartus II 6.0，会有如图提示：选择是的情况下，首先是新工程向导：介绍下一步下一步下一步，选择目标芯片，首先在Family栏选择ACEX1K系列，然后选择此系列的具体芯片:EP1K30TC144-3。

注意不要选成了EP1K30TC144-3。

下一步就点完成。

3．建立文本程序文件选择File菜单下的New或者直接点击工具栏中的新建图标，选择新建文件类型为VHDL File。

接下来另存文件：保存时需更改文件名与项目名称一样，注意保存在同一个工程文件夹下面。

实验一VHDL入门与QuartusII使用指南

实验一VHDL入门与Quartus II使用一、实验目的1．熟悉Quartus II的VHDL文本设计流程。

2．学习用VHDL进行简单逻辑电路设计，多层次电路设计。

3．掌握VHDL设计电路的仿真、综合、和硬件测试的过程.二、实验内容1．实验内容1：首先利用QuartusⅡ完成2选1多路选择器(例3-1)的文本编辑输入(mux21a.vhd)和仿真测试等步骤,给出仿真波形，验证本项设计的功能。

2．实验内容2：用VHDL语言来描述一个3选1多路选择器，将例4-1多路选择器看成是一个元件mux21a，利用元件例化语句描述图3—17（93页），并将此文件放在同一目录muxk 中.用层次化描述的方法，先建立一个2选1多路选择器实体,然后在顶层设计中调用该实体两次就得到了3选1多路选择器。

以下是部分参考程序：...COMPONENT MUX21APORT ( a,b,s ： IN BIT;y ： OUT BIT）；END COMPONENT ；。

.u1 ： MUX21A PORT MAP(a=〉a2，b=〉a3，s=>s0，y=>tmp)；u2：END ARCHITECTURE BHV ;对上面方法得到的VHDL设计进行功能仿真，验证其逻辑功能的正确性。

验证完成后进行综合,查看其RTL电路结构。

三、实验报告将实验原理、设计过程、编译仿真波形、RTL电路和分析结果写进实验报告。

四、实验步骤Quartus II 设计的主要流程有：创建工程、设计输入、编译、仿真验证、引脚锁定、下载.1．创建工程在D盘中新建一个文件夹D:\ mux21a，此文件夹用于存放整个工程。

打开Quartus II ，在菜单中选择File—〉New Project Wizard 将会出现一个信息框,这个对话框介绍创建工程步骤，可以直接选Next，这时会出现如图1所示的对话框。

这里需输入的是欲创建工程的基本信息,三个输入栏中分别输入的是工程将被保存的路径及工程文件夹、工程的名称和顶层实体的名称。

实验一双2选1多路选择器

实验一双2选1多路选择器一、实验目的1) 了解VHDL 语句基本用法2) 熟悉MAX+plus II 9.23 Baseline 的基本用法二、实验内容设计一个双2选1多路选择器构成的电路MUXK ，对于其中的MUX21A ，当s=‘0’和‘1’时，分别有y<=‘a ’和<=‘b ’。

要求在一个结构体中用两个进程来表示此电路，每个进程中用CASE 语句描述一个2选1多路选择器MUX21A.三、实验条件开发软件：MAX+plus II 9.23 Baseline硬件设备：装有windows7的pc 机四、实验设计1) 系统的原理框架图a1 a2 a3 outy S0S1MUXKu1 u2a b mux21a S a mux21a b y S2)VHDL源程序library ieee;use ieee.std_logic_1164.all; entity muxk1 isport(a1,a2,a3:in std_logic; s0,s1:in bit ;outy:out std_logic);end entity muxk1; architecture art of muxk1 is signal tmp: std_logic; beginprocess(s0)isbegincase s0 iswhen'0'=>tmp<=a2;when'1'=>tmp<=a3;end case;end process;process(s1,tmp)isbegincase s1 iswhen'0'=>outy<=a1; when'1'=>outy<=tmp;end case;end process;end architecture art;3)管脚图五、实验结果及总结系统功能仿真结果系统时序仿真结果从系统仿真结果可以看出，本系统完全符合设计要求，同时从仿真结果可以看出，从输入到输出有一定的延时，在11ns左右，这正是器件延时特征的反映。

实验一 2选1多路选择器的设计

3、对逻辑芯片编程下载前，一定注意先将
实验模式选择正确。
4、预习报告在每次实验开始时交老师签字（考勤依据之二），实验完成老师检查并提问后在实验操作栏签字并给出操作分数。
input a1; input a2; input a3; input s0; input s1; output outy; wire outy;
wire tmp;
mux21a u1 (.a(a2), .b(a3), .s(s0), .y(tmp)); mux21a u2 (.a(a1), .b(tmp), .s(s1), .y(outy)); endmodule
(5) 实验报告：
根据以上的实验内容写出实验报告，包括程序设计、软件编译、仿真分析、硬件测试和详细实验过程；给出程序分析报告、仿真波形图及其分析报告。
实验注意事项：
1、每次做实验前先签到（考勤依据之一），
签名包括姓名学号以及电脑编号。 2、程序设计好，编译仿真正确后，作好引脚锁定并编译。检查正确后才打开实验箱的电源。
参考源代码：
module mux21a (a, b, s, y);
input a; input b; input s; output y; wire y;
assign y = (s == 1'b0) ? a : b ; endmodule
mux21a的仿真波形
(3) 实验内容2：
引脚锁定以及硬件下载测试。若目标器件是 EPM7128SLC84-15(MAX7000S 系列 ) ，建议选实验电路模式5，用键1(PIO0，引脚号为 4) 控制 s ； a 和 b 分别接 clock5( 引脚号为 75)、clock0(引脚号为2)；输出信号y接扬声器 spker( 引脚号为 81) 。通过短路帽选择 clock0接256Hz信号，clock5接1024Hz，最后进行编译、下载和硬件测试实验。

多路选择器的设计实验总结

多路选择器的设计实验总结
多路选择器是数字电路中常用的一种基本逻辑电路,其作用是从多个输入信号中选出特定的一个输出信号,通常用于数据选择、数据传输、时序控制等方面。

在设计实验中,我们学习了多路选择器的基本原理和设计方法,并通过实际操作进行了验证和实现。

设计多路选择器的基本原理是通过组合逻辑电路实现。

其中,基本的二选一多路选择器可以用两个输入端口（A和B）和一个选择端口（S）实现。

当S为0时,输出为A；当S为1时,输出为B。

多路选择器的数量可以根据需要进行扩展,例如四选一、八选一等。

在实验中,我们通过电路仿真软件（如Proteus、Logisim等）进行多路选择器的电路设计和验证。

首先,我们根据多路选择器的基本原理,采用门电路（如与门、或门、非门等）实现多路选择器的输入端口和选择端口。

然后,使用多路选择器的输出端口将所需输出信号进行选通,并最终将选中的输出信号送出。

在实验设计过程中,需要注意以下几点：
1. 多路选择器的输入信号应当满足逻辑电平标准,即高电平和低电平分别表示1和0。

2. 选择端口的数量应当根据需要进行确定,使用最少的选择端口来满足设计要求。

3. 在多路选择器的设计中,需要注意延迟时间、功耗和可靠性等方面的综合考虑。

通过实验的设计和验证,我们深入了解了多路选择器的基本原理与设计方法,提高了我们对数字电路的理解和技能水平。

实验一QuartusⅡ文本输入法设计组合逻辑电路

（1）实验目的：熟悉QuartusⅡ的VHDL文本设计流程全过程，学习简单组合逻辑电路的设计、仿真和硬件测试。

（2）实验内容：Ⅰ.利用QuartusⅡ完成2选1多路选择器的文本编辑输入、编译和仿真测试，给出仿真波形分析说明。

【参考程序】：ENTITY mux21a ISPORT ( a, b, s: IN BIT;y : OUT BIT );END ENTITY mux21a;ARCHITECTURE one OF mux21a ISBEGINPROCESS (a,b,s)BEGINIF s =‘0' THEN y <= a ;ELSE y <= b ;END IF;END PROCESS;END ARCHITECTURE one ;Ⅱ.对实验内容Ⅰ的电路进行引脚锁定及硬件下载测试。

建议选择实验电路模式5（参考附图2-7），用键1（PIO0,引脚号为1）控制s； a和b分别接clk5(引脚号为16)和clk0（引脚号为93）；输出信号y接扬声器spker（引脚号为129）。

在实验箱通过短路帽选择clock5接1024Hz信号，clock0接256Hz信号。

最后进行编译、下载和硬件测试实验（通过键1控制s，可使扬声器输出不同音调）。

（3）实验报告：1．实验Ⅰ的仿真波形报告分析说明。

2．实验Ⅱ硬件测试的详细实验说明。

（1）实验目的：熟悉QuartusⅡ的VHDL文本设计过程，学习简单时序逻辑电路的设计、仿真和硬件测试。

（2）实验内容：Ⅰ.用VHDL设计一个带异步复位和同步时钟使能的D触发器，并利用Quartus Ⅱ进行编辑输入、编译、仿真及硬件测试。

建议使用实验电路模式5。

Ⅱ.用VHDL设计一个带异步清零的8位锁存器，并利用QuartusⅡ进行编辑输入、编译、仿真及硬件测试。

建议使用实验电路模式1,PIO7-PIO0接输入信号（键1、键2控制输入），PIO39-PIO32接输出信号，PIO48(键7)接清零信号，PIO49(键8)接锁存信号。

实验报告一多路选择器Word版

实验报告一多路选择器Word版
实验名称：多路选择器实验
实验目的：
1.了解多路选择器的原理和工作原理。

2.学习如何使用多路选择器。

3.编写多路选择器的真值表和逻辑表达式。

4.掌握多路选择器在数字电路中的应用。

实验器材：
1.实验箱
2.多路选择器IC：74LS153N
3.光电开关：LM228
4.数码开关
5.示波器
实验步骤：
3.将数码开关与多路选择器连接。

实验结果：
输入A 输入B 功能输出Y
0 0 S0输出
逻辑表达式：Y=S0·A·B'+S1·A'·B+S2·A·B+S3·A'·B'
2.按照实验步骤连接电路，开启电源后，将数码开关和光电开关的状态分别作为多路选择器的输入，观察其输出是否符合真值表和逻辑表达式。

1.多路选择器可以实现多输入单输出的功能，根据输入的选择不同，输出不同的信号。

2.制作多路选择器时需要注意电路的连接正确性。

实验1 2选1多路选择器

本科学生综合性实验报告学号114090315 姓名李开斌学院物电学院专业、班级11电子实验课程名称电子设计自动化（EDA实验）教师及职称罗永道副教授开课学期2013 至2014 学年下学期填报时间2014 年５月20 日云南师范大学教务处编印实验序号１实验名称数码管扫描显示电路实验时间2014年5月20日实验室同析楼114一．实验预习1.实验目的:1、了解时序电路设计；2、熟悉quartus的vhdl文本设计流程全过程，学习简单的组合电路的设计，多层次的电路设计，仿真和硬件测试。

2．实验原理、实验流程或装置示意图：在数字电路模块中，作为组合电路，2选1多路选择器具备了简单性、典型性和代表性等诸多特性。

本节首先拟以此多路选择器作为一个情景（Episode）电路模块，来考察其对应的VHDL表述与设计，从而引出相关的VHDL基本结构，语句表述、数据规则和语法特点的说明和讨论，使读者能够借此迅速地把握VHDL对于组合电路描述的核心语法和基本设计方法。

２选１多路选择器（假设此模块的期间名是ｍｕｘ２１ａ）的电路模型或元件器件如图３—１所示。

图中，ａ、ｂ是２个数据通道输入端口；ｓ是通道选择信号控制端；ｙ是数据输出端；当ｓ取值分别为０和１时，输出端ｙ将分别输出来自于输入口ａ和ｂ的数据。

此选择器对应的逻辑电路如图３－２所示，可以认为是此多路选择器的内部电路结构。

3．实验设备及材料电脑一台，QuartusII 实验平台，EDA实验箱4．实验方法步骤及注意事项实验方法：打开Ｑuartus ii软件，按照实验步骤，建立VHDL工程。

２选１多路选择器模型如下：注意事项：在仿真时要先设置仿真功能和生成功能仿真网表。

二．实验内容1．实验现象与结果（1）实体表达式如下：ENTRTY e_name ISPORT(p_name：port_m data_type：．．．p_name i：port_m i data_type)；END ENTRTY e_name；【例３－２】LIBRARY IEEE ;USE IEEE.STD_LOGIC_1164.ALL ; ENTITY mux21a ISPORT ( a, b, s : IN STD_LOGIC ;y : OUT STD_LOGIC ); END ENTITY mux21a ; ARCHITECTURE one OF mux21a ISSIGNAL e : STD_LOGIC ;SIGNAL d : STD_LOGIC ;BEGINd <= a AND (NOT s) ;e <= b AND s ;d <= d ORe ;END ARCHITECTURE one ;【例３－３】LIBRARY IEEE ;USE IEEE.STD_LOGIC_1164.ALL ; ENTITY mux21b ISPORT ( a, b, s : IN STD_LOGIC ;y : OUT STD_LOGIC ); END ENTITY mux21b ; ARCHITECTURE one OF mux21b IS BEGINPROCESS (a, b, s) BEGIN电路时序波形如下所示：Symbol2．对实验现象、实验结果的分析及其结论首先，仿真结果出现延时，应该将a，b，s的周期增大些，且要保证单位为us，刚开始做实验内容（一）时，文件夹名字与程序中所用的实体名不一致，导致程序运行时无法找到文件夹，无法正常工作，经更改后，正常运行，同时文件夹名字不用汉字和数字，以免出错。

组合逻辑最终版

组合逻辑实验报告实验一多路选择器设计实验目的：掌握组合逻辑的基本设计方法；掌握多路选择器的基本原理实验内容：设计一个二选一多路选择器，要求将两个开关作为多路选择器的输入信号，一个拨码开关作为控制信号，同时将所有输入和输出信号连接到LED 发光二极管。

通过开关改变输入控制信号和输入信号取值，观测L ED 验证多路选择器的正确性。

（1）设计一个二选一多路选择器，采用卡诺图方法设计电路逻辑。

（2）分析二选一多路选择器的竞争冒险现象，并提出解决方法。

（3）采用上述二选一多路选择器构建四选一多路选择器。

（4）采用拨码开关作为多路选择器的控制信号和输入信号，同时，将所有输入和输出信号连接到L ED 发光二极管，以便观察。

实验原理和设计方案：二选一多路选择器：逻辑方程为四选一多路选择器可由三个二选一多路选择器构成，其中两个的输入为s0，输出为y1,y2,再将y1,y2作为第三个二路选择器的选择端，其输入为s1.文件代码清单：二选一：2_1.v四选一：4_1.v仿真结果及分析：（1）二选一多路选择器：（2）四选一多路选择器：（3）分析二路选择器竞争冒险现象的分析：给各个逻辑门设置相同的延时，使a0,a1同时改变，然后仿真看现象：可看到在a0,a1,s同时改变时出现了冒险现象。

改进方案：用时钟信号对输出采样即可。

综合情况及硬件调试：（1）二选一：资源占用：========================================================================= * Design Summary * =========================================================================Top Level Output File Name : multiplexer2_1.ngcPrimitive and Black Box Usage:------------------------------# BELS : 1# LUT3 : 1# IO Buffers : 7# IBUF : 3# OBUF : 4Device utilization summary:---------------------------Selected Device : 6slx16csg324-3Slice Logic Utilization:Number of Slice LUTs: 1 out of 9112 0% Number used as Logic: 1 out of 9112 0%Slice Logic Distribution:Number of LUT Flip Flop pairs used: 1Number with an unused Flip Flop: 1 out of 1 100% Number with an unused LUT: 0 out of 1 0% Number of fully used LUT-FF pairs: 0 out of 1 0%Number of unique control sets: 0IO Utilization:Number of IOs: 7Number of bonded IOBs: 7 out of 232 3%Specific Feature Utilization:---------------------------Partition Resource Summary:---------------------------No Partitions were found in this design.---------------------------时序性能：========================================================================= Timing ReportNOTE: THESE TIMING NUMBERS ARE ONLY A SYNTHESIS ESTIMATE.FOR ACCURATE TIMING INFORMATION PLEASE REFER TO THE TRACE REPORTGENERATED AFTER PLACE-and-ROUTE.Clock Information:------------------No clock signals found in this designAsynchronous Control Signals Information:----------------------------------------No asynchronous control signals found in this designTiming Summary:---------------Speed Grade: -3Minimum period: No path foundMinimum input arrival time before clock: No path foundMaximum output required time after clock: No path foundMaximum combinational path delay: 5.602nsTiming Details:---------------All values displayed in nanoseconds (ns)========================================================================= Timing constraint: Default path analysisTotal number of paths / destination ports: 6 / 4-------------------------------------------------------------------------Delay: 5.602ns (Levels of Logic = 3)Source: s (PAD)Destination: out (PAD)Data Path: s to outGate NetCell:in->out fanout Delay Delay Logical Name (Net Name)---------------------------------------- ------------IBUF:I->O 2 1.228 0.845 s_IBUF (led2_OBUF)LUT3:I0->O 1 0.235 0.579 out1 (out_OBUF)OBUF:I->O 2.715 out_OBUF (out)----------------------------------------Total 5.602ns (4.178ns logic, 1.424ns route)(74.6% logic, 25.4% route)=========================================================================Cross Clock Domains Report:--------------------------=========================================================================Total REAL time to Xst completion: 5.00 secsTotal CPU time to Xst completion: 4.20 secs-->Total memory usage is 145604 kilobytesNumber of errors : 0 ( 0 filtered)Number of warnings : 0 ( 0 filtered)Number of infos : 0 ( 0 filtered)硬件调试：管脚绑定：NET "a0" LOC=T10;NET "a1" LOC=T9;NET "s" LOC=N8;NET "out" LOC=V15;NET "led0" LOC=U16;NET "led1" LOC=V16;NET "led2" LOC=U15;测试通过。

计算机组成原理多路选择器实验报告

计算机组成原理实验三多路选择器实验．．．．．．．．．．．．．．．姓名：陈衍席学号:1205110125 网工1202实验环境】1. Windows 2000 或Windows XP2. QuartusII9.1 sp2、DE2-115计算机组成原理教学实验系统一台，排线若干。

【实验目的】本次实验要求掌握各种多路选择器的设计与实现。

【实验要求】可以利用原理图设计并实现1位、8位和32位2选1多路选择器、32位4选1、32位32选1多路选择器。

其中32位4选1和32位32选1多路选择器，可以借用系统自带的元件库LPM_MUX元件。

【实验原理】多路选择器（Multiplexer）又称数据选择器或多路开关，是一种多个输入、一个输出的器件。

其功能是在选择控制码（地址）电位的控制下从几路数据输入中选择一路并将其送到一个公共输出端，也就是经过多路选择把多个通道的数据传输到唯一的公共数据通道上。

因此，实现数据选择功能的逻辑电路称为多路选择器。

如图所示，为4选1多路选择器示意图：多路选择器的功能类似于一个多掷开关。

如果它有两路数据A0和A1，则选择控制信号S，从两路数据中选中某一路数据送至输出端Y。

此时，其功能相当于多个输入的单刀多掷开关。

2选1多路选择器真值表如下所示；由上表可以推出2选1多路选择器输入、输出逻辑关系式为：【实验步骤】3.1 1位2选1多路选择器的设计由逻辑关系式可知，当S为0时，Y的值由A0确定；当S为1时，Y的值由A1确定，由此可以创建1位2选1多路选择器的原理图。

（1）创建如图所示1位2选1多路选择器的原理图文件：（2）文件编译（3）功能仿真仿真及结果分析：在65s--80ns之间，A0=0，A1=1，当S=1时，Y=1；S=0时，Y（4）生成原理图元器件如图，点击【File】-->【Create/Update】-->【Create Symbol Files for Current File】，完成元件封装。

实验报告——多路选择器设计

姓名：黄娟学号：32214125班级：自动141成绩：实验名称：多路选择器的设计一、实验目的1. 掌握EDA工具Quartus Ⅱ的使用；2. 掌握Verilog编程技术。

3. 掌握Quartus Ⅱ的文本输入设计流程。

4. 掌握二选一多路选择器和四选一多路选择器的Verilog表述。

二、四选一多路选择器的Verilog表述（case）（1）case语句表述方式module CNT10(a,b,c,d,s1,s0,y);input a,b,c,d;input s1,s0;output y;reg y;always @(a or b or c or d or s1 or s0)begin : CNT10case ({s1,s0})2'b00:y<=a;2'b01:y<=b;2'b10:y<=c;2'b11:y<=d;default :y<=a;endcaseendEndmodule（2）波形仿真(3)RTL图三、四选一多路选择器的Verilog表述（if）（1）if语句表达方式module CNT10(A,B,C,D,S1,S0,Y);input A,B,C,D,S1,S0;output Y;reg [1:0] SEL;reg Y;always @(A,B,C,D,SEL) beginSEL = {S1,S0};if(SEL==0)Y=A;else if(SEL==1)Y=B;else if(SEL==2)Y=C;else Y=D;endendmodule（2）波形仿真（3）RTL图三、注意事项文件名必须和模块名保持一致，文件路径中不要有汉字，一开始没有注意，存在了桌面上，并且文件名用了汉字而调试好长时间，最后经过老师指点才完成！实验前熟悉了数据选择器的工作原理，实验过程中结合理论进行了分析，并且初步掌握了Quartus Ⅱ环境下4选1数据选择器的Verilog HDL语言设计以及原理图的设计。

EDA实验

一、实验部分实验一仪器的熟悉及半加器的设计一、实验内容：（1）熟悉实验台（2）用VHDL设计半加器及或门，并给出程序设计、软件编译、仿真分析、硬件测试及详细实验过程。

（3）根据以上的实验内容写出实验报告，包括程序设计、软件编译、仿真分析和详细实验过程；给出程序分析报告、仿真波形图及其分析报告。

实验二简单组合电路的设计一、实验目的：熟悉Max+plusⅡ的VHDL文本设计流程全过程，学习简单组合电路的设计、多层次电路设计、仿真和硬件测试。

二、实验内容1：利用MAX+plusⅡ完成2选1多路选择器的文本编辑输入(mux21a.vhd)和仿真测试等步骤，给出下图所示的仿真波形。

三、实验内容2：将多路选择器看成是一个元件mux21a，利用元件例化语句并将此文件放在同一目录。

以下是参考程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY MUXK ISPORT (a1，a2，a3，s0，s1 : IN STD_LOGIC;outy : OUT STD_LOGIC );END ENTITY MUXK;ARCHITECTURE BHV OF MUXK ISCOMPONENT MUX21APORT ( a，b，s : IN STD_LOGIC;y : OUT STD_LOGIC);END COMPONENT ；SIGNAL tmp : STD_LOGIC;BEGINu1 : MUX21A PORT MAP(a=>a2，b=>a3，s=>s0，y=>tmp);u2 : MUX21A PORT MAP(a=>a1，b=>tmp，s=>s1，y=>outy);END ARCHITECTURE BHV ;对上例分别进行编译、综合、仿真。

并对其仿真波形作出分析说明,并画出电路结构，说明该电路的功能。

四、实验报告：根据以上的实验内容写出实验报告，包括程序设计、软件编译、仿真分析和详细实验过程；给出程序分析报告、仿真波形图及其分析报告。