一位全加器的设计(学习资料)
EDA课程设计_一位全加器的设计
EDA课程设计一位全加器的设计The design of one bit full adder学校：兰州交通大学学院：电子与信息工程学院班级：姓名：学号：指导老师：成绩：摘要：本设计主要是利用VHDL语言设计一个一位全加器,它由半加器和或门两个模块组成。
两个模块通过顶层元件例化连接到一起。
几个模块组成的整体能够实现全加器的功能，对所给数据，能够准确快速地计算出其结果.具体的该设计利用VHDL语言使用文本输入，新建工程，通过设计输入、编译、仿真完成各种模块设计，然后生成元器件，再根据元件例化完成各部分的整合，从而形成一个完整的全加器,功能上很好地被满足。
关键字：全加器元件例化Abstract:This design primarily uses VHDL language to design the one bit full adder, which is composed of two half adder and a OR gate. The two modules are connected by top Component instance. Finally, the whole of several parts achieve the function of full adder. For given dates, it can calculate its consequence accurately and quickly.In detail, the design uses text input method by VHDL language to create new projects. By designing the input, compile, simulate, it complete various modules design and generate new components. Then it forms a complete one bit full adder by accomplishing the integration of all parts, according to component instance. And the function can be well satisfied.Key word:full adder component instance一.原理（说明）在计算机中2个二进制数之间的加减乘除算术运算都是由若干加法运算实现的.全加器是算术逻辑运算的重要组成部分,对其深入探索研究有重要的意义。
全加器设计
步骤8:编程下载
(1)下载方式设定。
通信仿真之MAX+plus II应用
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步骤8:编程下载
通信仿真之MAX+plus II应用
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步骤8:编程下载
通信仿真之MAX+plus II应用
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步骤8:编程下载
(2)下载。连接好硬件及下载连接线等。按“Configure”下载 配置文件。成功后通过硬件进行逻辑验证。
通信仿真之MAX+plus II应用
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3基本设计步骤
步骤1：为本项工程设计建立文件夹 任何一项设计都是一项工程（Project),都 必须首先为此工程建立一个放置与此工程相关的 文件的文件夹，此文件夹将被EDA软件默认为工 作库（Work Library)。一般不同的设计项目最 好放在相应的文件夹中，注意，一个设计项目可 以包含多个设计文件。 假设本项设计的文件夹取名为MY_Project,路径 为D:\ MY_Project， MAX+plus II 软件装在D盘 maxplus2文件夹下。 注意：文件夹名不能用中文，且不可带空格。
通信仿真之MAX+plus II应用 8
步骤2:输入设计项目和存盘
(4)调入元件and2、not、xnor、input和output。
方法一：用鼠标双击元件 库“Symbol Libraries”中 d:\maxplus2\maxplus2\ma x2lib\prim项。在 “Symbol Files”窗口即可 看到基本逻辑元件库prim 中的所有元件，双击需要 的元件即可调入原理图编 辑窗中。
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步骤5:时序仿真
(7)运行仿真器。
一位全加器的设计
一位全加器的设计一．实验目的1．掌握原理图输入设计。
2．利用一位半加器实现一位全加器。
二．实验原理1．一位半加器输入a，b；输出co，so；其中co为进位输出；so为和的输出；真值表如下图所示。
2．一位全加器真值表如下图所示。
三．实验内容1．以原理图输入作为设计输入，设计半加器。
2．利用设计好的半加器，实现全加器的设计。
3．通过仿真，观察设计的正确性。
4．仿真完成后，将原理图设计转换为VHDL文件。
四．设计提示仔细阅读真值表，思考如何将半加器设计为全加器。
五．实验报告要求1．写出原理图设计。
（半加器电路原理图）（全加器原理图）2．分析设计过程。
用两个半加器构成全加器。
3．记录仿真波形，保存生成的元件以及RTL，将原理图文件转变为VHDL文件。
（全加器仿真图）(符号元件)(全加器RTL)（全加器VHDL文件）LIBRARY ieee;USE ieee.std_logic_1164.all;LIBRARY work;ENTITY quan2 ISPORT(a : IN STD_LOGIC;b : IN STD_LOGIC;c : IN STD_LOGIC;ci : OUT STD_LOGIC;si : OUT STD_LOGIC);END quan2;ARCHITECTURE bdf_type OF quan2 ISCOMPONENT quanPORT(a : IN STD_LOGIC;b : IN STD_LOGIC;co : OUT STD_LOGIC;so : OUT STD_LOGIC);END COMPONENT;SIGNAL SYNTHESIZED_WIRE_0 : STD_LOGIC;SIGNAL SYNTHESIZED_WIRE_1 : STD_LOGIC;SIGNAL SYNTHESIZED_WIRE_2 : STD_LOGIC;BEGINb2v_inst : quanPORT MAP(a => a,b => b,co => SYNTHESIZED_WIRE_2,so => SYNTHESIZED_WIRE_0);b2v_inst1 : quanPORT MAP(a => SYNTHESIZED_WIRE_0,b => c,co => SYNTHESIZED_WIRE_1,so => si);ci <= SYNTHESIZED_WIRE_1 OR SYNTHESIZED_WIRE_2;END bdf_type;4．书写实验报告时要结构合理，层次分明，在分析描述的时候，注意语言的流畅。
实验一 1位二进制全加器的设计
实验一基于原理图输入法的1位二进制全加器的设计一、实验目的1、学习、掌握QuartusⅡ开发平台的基本使用。
2、学习基于原理图输入设计法设计数字电路的方法，能用原理图输入设计法设计1位二进制半加器、1位二进制全加器。
3、学习EDA-V型实验系统的基本使用方法。
二、实验内容1、根据1位二进制半加器、1位二进制全加器的真值表，设计并画出1位二进制半加器的原理框图，由半加器及门电路设计并画出1位二进制全加器的原理框图（最终设计的是1位二进制全加器）。
2、用QuartusⅡ原理图输入输入法输入1位二进制半加器的原理框图，并进行编译。
如有输入错误，修改后再进行编译。
4、根据1位二进制半加器的工作原理，选择输入合适的输入信号和波形及其输出信号，进行仿真，得到器件的输入与输出波形，验证设计是否正确。
5、创建1位二进制半加器的的元件图形符号。
6、用QuartusⅡ原理图输入输入法输入1位二进制半加器的原理框图（要求用半加器及门电路设计），并进行编译，仿真。
7、确定实验箱电源关闭的情况下，连接好下载线，然后打开实验箱电源，对器件进行编程下载。
8、编程下载成功后，关闭实验箱电源，拆除下载线，按器件引脚设定及功能要求，连接好各测试线，进行硬件测试验证。
三、实验预习要求1、学习、掌握QuartusⅡ的基本使用，学习本EDA-V实验开发系统。
2、根据1位二进制半加器、1位二进制全加器的真值表，设计并画出1位二进制半加器的原理框图，由半加器及门电路设计并画出1位二进制全加器的原理框图。
3、根据1位二进制半加器、1位二进制全加器的工作原理，设计并画出它们的输入、输出的理论工作波形。
4、初步制定全加器的引脚锁定。
四、实验要求1、实验原理中详细写出1位二进制半加器、1位二进制全加器的设计过程，及它们的输入、输出的理论工作波形。
2、根据实验内容，详细写出实验的各个步骤，方法。
3、记录实验现象或波形，并与理论值比较、分析。
（如仿真波形与理论工作波形的比较分析，硬件测试与理论真值表的比较分析）。
1位全加器VHDL文本输入设计教案资料
1位全加器V H D L文本输入设计湖南文理学院姓名： 彭仕林 学号：201111020205 成绩：组号： 2 学院：物理与电子科学学院 年级： 大三 专业：电子信息科学与技术 课程名称： EDA 技术实验 日期：_____________一、实验名称1位全加器VHDL 文本输入设计二、实验目的学习QuartusII 软件的应用软件的应用，以及元件例化语句，进一步熟悉VHDL 设计技术。
三、实验仪器QuartusII 软件、《E-Play-SOPC 教学实验箱》四、实验原理及原理图物理与电子科学学院实验报告批阅教师签字：五、实验程序半加器：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY half_adder ISPORT (a,b : IN STD_LOGIC;s,co: OUT STD_LOGIC);END half_adder;ARCHITECTURE half1 OF half_adder ISSIGNAL c,d : STD_LOGIC;BEGINc<=a OR b;d<=a NAND b;co<=NOT d;s<=c AND d;END half1;全加器：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY fulladder ISPORT (a, b, cin: IN STD_LOGIC;sum, co : OUT STD_LOGIC;M : out std_logic_vector(3 downto 0));END fulladder;ARCHITECTURE full1 OF fulladder ISCOMPONENT half_adderPORT (a,b :IN STD_LOGIC;s,co:OUT STD_LOGIC);END COMPONENT ;SIGNAL u0_co,u0_s,u1_co : STD_LOGIC;BEGINM <= "0001";U0: half_adder PORT MAP(a,b,u0_s,u0_co);U1: half_adder PORT MAP(u0_s, cin, sum, u1_co);co<=u0_co OR u1_co;END full1;六、实验步骤（1）、打开QuartusII软件。
实验一1 1位全加器的设计
实验一1位全加器的设计一、实验目的1.熟悉ISE软件的使用；2.熟悉下载平台的使用；3.掌握利用层次结构描述法设计电路。
二、实验原理及说明由数字电路知识可知，一位全加器可由两个一位半加器与一个或门构成，其原理图如图1所示。
该设计利用层次结构描述法，首先设计半加器电路，将其打包为半加器模块；然后在顶层调用半加器模块组成全加器电路；最后将全加器电路编译下载到实验板，其中a,b,cin 信号可采用实验箱上SW0,SW1,SW2键作为输入，输出sum,cout信号采用发光二极管LED3，LED2来显示。
图1 全加器原理图三、实验步骤1.在ISE软件下创建一工程，工程名为full_adder，工程路径在E盘，或DATA盘，并以学号为文件夹，注意不要有中文路径，注意：不可将工程放到默认的软件安装目录中。
芯片名为Spartan3E系列的XC3S500E-PQG2082.新建Verilog HDL文件，首先设计半加器，输入如下源程序；module half_adder(a,b,s,co);input a,b;output s,co;wire s,co;assign co=a & b;assign s=a ^ b;endmodule3.保存半加器程序为half_adder.v，通过HDL Bench画仿真波形，获得仿真用激励文件，随后进行功能仿真、时序仿真，验证设计的正确性，观察两种仿真波形的差异。
4.在Design窗口中，选择Design Utilities→Create Schematic Symbol创建半加器模块；5.新建一原理图(Schematic)文件，在原理图中调用两个半加器模块、一个或门模块,按照图1所示连接电路，并连接输入、输出引脚。
完成后另保存full_adder.sch。
6.对设计进行综合，如出现错误请按照错误提示进行修改。
7.HDL Bench画仿真波形，获得仿真用激励文件，分别进行功能与时序仿真，验证全加器的逻辑功能，观察两类波形的差异。
1位全加器的设计
实验一 1位全加器的设计一、实验目的:1、掌握Quartus Ⅱ 6.0软件使用流程。
2、初步掌握VHDL的编程方法。
一位全加器的逻辑表达式为：sum=a^b^Cl;Ch= a&b|(a^b)&Cl.三、实验连线1、将EP2C5适配板左下角的JTAG用十芯排线和万用下载区左下角的SOPC JTAG 口连接起来，万用下载区右下角的电源开关拨到 SOPC下载的一边2、将JPLED1短路帽右插，JPLED的短路帽全部上插。
3、请将JP103的短路帽全部插上，，打开实验箱电源。
四、实验步骤:1、打开Quartus II 6.0软件，点击“File→OpenP roject”出现如下的对话框(图2.1)，选中左端addre，点打开即可；图12、点击“Tools-Programmer”后出现如下图下载对话窗口，图 23、点”Edit→Add File………”出现如下对话框(图2.2)，在图2.3对话框中，选中EP2C5/4fulladder/4fulladder.sof项目后点击打开，回到Programmer对话框, 在下载对话窗口中“选中Program/ Configure”,点击Start”即进行下载。
图3图4五、实验现象:（程序：EP2C5\fulladder\fulladder.sof）SW1,SW2,SW3对应a,b,Cl;D101,D102分别对应sum和Ch，当结果为0时彩色LED灯熄灭，当结果为1时彩灯点亮，改变SW1,SW2,SW3的输入状态，观察实验结果。
参考程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;ENTITY shiyan ISPORT(A,B,C1 :IN STD_LOGIC;CH,SUM : OUT STD_LOGIC);END ENTITY shiyan;ARCHITECTURE ADO OF shiyan isSIGNAL AB :STD_LOGIC;BEGINSUM<=A XOR B XOR C1;AB<=A XOR B;CH<=(A AND B) OR (AB AND C1);END ARCHITECTURE ADO;六、实验结果1）引脚分配：图52）实验结果图63）仿真图图7七、实验总结第一次实验学会了使用掌握Quartus Ⅱ 6.0软件使用流程，初步掌握VHDL的编程方法。
EXP01实验一 一位全加器设计
实验一一位全加器电路设计实验目的：1．熟悉EDA软件开发工具（MAX+plus II）的基本操作；2．熟悉KHF-4型CPLD/FPGA实验箱的板上资源分布。
3. 以原理图方式设计一位全加器，进行软件仿真、下载和硬件测试。
实验设备：微型计算机一台、KHF-4型实验箱一个实验原理：全加器原理图和真值表分别如图1和表1所示：图1. 半加器原理图表1. 半加器真值表全加器原理图和真值表分别如图2和表2所示：图2. 全加器原理图表2. 全加器真值表实验步骤：1）打开MAX+plus II设计软件。
2）新建图形编辑文件(File/New/Graphic Edit file）,在文件空白处双击鼠标左键(或选择菜单Symbol/Enter Symbol)打开添加符号对话框(Enter Symbol)，在“Symbol Libraries”框中双击选择“../maxplus2/max2lib/prim”库，在Symbol Files添加半加器原理图中各元件、输入(input)和输出(output)管脚，修改管脚名称后完成半加器原理图的绘制如图1；保存文件到具体设计目下。
图3.新建文件、添加符号和保存文件3）将半加器文件设为顶层文件(File/Project/Set Project to Current File),打开编译器(MAX+plus II/Complier)进行编译综合。
图4.设为顶层和编译4）创建半加器符号(File/Creat Default Symble)。
5）新建图形编辑文件(File/New/Graphic Edit file),在文件空白处双击鼠标左键打开添加符号对话框(Enter Symbol)，从“File Symbol”框中调用半加器符号，完成全加器原理图的绘制如图2，保存文件到具体设计目录。
6）将全加器文件设为顶层文件,打开编译器进行编译综合。
7）新建波形编辑文件(File/New/Waveform Edit file),添加节点信号(在Name下点击鼠标右键选择Enter Nodes from SNF…)并编辑输入信号波形；保存(File/Save)波形文件(按默认文件名点击OK保存)。
EDA之1位全加器
EDA技术实验教案实验一1位全加器原理图输入设计一、实验目的1、熟悉MAX+plusII软件的基本使用方法。
2、熟悉GW48－ES EDA实验开发系统的基本使用方法。
3、了解原理图输入设计方法。
二、实验内容设计并调试好一个1位二进制全加器，并用GW48－ES EDA实验开发系统（拟采用的实验芯片的型号为EPF10K20TC144－4或EP1K30TC144－3）进行系统仿真、硬件验证。
设计1位二进制全加器时要求先用基本门电路设计一个1位二进制半加器，再由基本门电路和1位二进制半加器构成1位二进制全加器。
三、实验条件1、开发条件：MAX＋plusII2、实验设备：GW48－ES EDA实验开发系统、联想电脑3、拟用芯片：EPF10K20TC144－4或EP1K30TC144－3四、实验设计半加器(h_adder.gdf)全加器(f_adder.gdf)实验结果半加器仿真波形半加器引脚锁定实验芯片：EPF10K20TC144-4选用模式：模式5设计实体I/O标识I/O来源/去向结构图上的信号名芯片引脚号a 键1 PIO0 8b 键2 PIO1 9so 二极管D1 PIO8 20co 二极管D2 PIO9 21 全加器仿真波形全加器引脚锁定实验芯片：EPF10K20TC144-4选用模式：模式5设计实体I/O标识I/O来源/去向结构图上的信号名芯片引脚号ain 键1 PIO0 8bin 键2 PIO1 9cin 键3 PIO2 10sum 二极管D1 PIO8 20cout 二极管D2 PIO9 21全加器真值表ain 0 1 0 1 0 1 0 1 bin 0 0 1 1 0 0 1 1 cin 0 0 0 0 1 1 1 1 sum 0 1 1 0 1 0 0 1 cout 0 0 0 1 0 1 1 1实验二1位全加器VHDL文本输入设计一、实验目的1、熟悉MAX+plusII软件的基本使用方法。
1位全加器电路设计
1位全加器电路设计全加器是一种组合逻辑电路，用于将两个二进制数相加，并输出和及进位。
一个1位全加器包含两个输入（被加数和加数）和两个输出（和和进位）。
全加器具有一个额外的输入（进位输入）来接收来自上一位的进位。
一个1位全加器可以使用与门（AND）、异或门（XOR）和或门（OR）来实现。
设计思路如下：1.将两个输入（被加数和加数）分别与一个异或门（XOR）连接，得到一个输出（和）。
2.将两个输入（被加数和加数）分别与一个与门（AND）连接，得到一个输出（进位）。
3.将两个输入的与门（AND）的输出（进位）与进位输入进行异或运算，得到最终的进位输出。
4.将输出（和）和最终进位输出作为全加器的输出。
下面是我对1位全加器的详细设计：首先，我们需要定义输入和输出信号：输入信号：A, B, Cin（被加数，加数，进位输入）输出信号：S, Cout（和，进位输出）接下来，我们可以按照设计思路，逐步实现1位全加器：Step 1: 设计异或门（XOR）的电路将输入A和B连接到一个异或门，得到一个信号X（X=AXORB）Step 2: 设计与门（AND）的电路将输入A和B连接到一个与门，得到一个信号Y（Y=AANDB）Step 3: 设计第一个异或门（XOR）的电路将信号X和进位输入Cin连接到一个异或门，得到一个信号Z（Z = X XOR Cin）Step 4: 设计与门（AND）的电路将信号X和进位输入Cin连接到一个与门，得到一个信号CarryOut （CarryOut = X AND Cin）Step 5: 设计或门（OR）的电路将信号Y和信号CarryOut连接到一个或门，得到输出信号Cout （Cout = Y OR CarryOut）Step 6: 设计或门（OR）的电路将信号X和信号Z连接到一个或门，得到输出信号S（S=XORZ）最后，我们将输入A、B和Cin以及输出S、Cout连接到1位全加器的电路中，即可实现1位全加器。
FPGA一位全加器设计
实验一一位全加器的设计一. 实验目的1.熟悉QUARTUSII软件的使用；2.熟悉实验硬件平台的使用；3.掌握利用层次结构描述法设计电路。
二. 实验原理三．由于一位全加器可由两个一位半加器与一个或门构成, 首先设计半加器电路, 将其打包为半加器模块；从输出的波形图来验证半加器正确性, 然后在顶层调用半加器模块组成全加器电路；。
从全加器的波形图来验证全加器正确性。
四．实验步骤1.在QUARTUSII软件下创建一工程, 工程名为full_adder, 芯片名为****（查看硬件平台）；新建Verilog语言文件, 输入如下半加器Verilog语言源程序；module half_adder(a,b,s,co);input a,b;output s,co;wire s,co;assign co=a & b;assign s=a ^ b;Endmodule保存半加器程序为half_adder.v, 进行功能仿真、时序仿真, 验证设计的正确性。
其初始值、功能仿真波形和时序仿真波形分别如下所示仿真前的波形:仿真后的波形:4.选择菜单File→Create/Update →Create Symbol Files for current file, 创建半加器模块；5.新建一原理图文件, 在原理图中调用半加器、或门模块和输入, 输出引脚, 按照图1所示连接电路。
并将输入ain,bin,cin连接到FPGA的输出端, 便于观察。
完成后另保存full_adder。
电路图如下6.对设计进行全编译, 然后分别进行功能与时序仿真, 验证全加器的逻辑功能。
其初始值、功能仿真波形和时序仿真波形分别如下所示四．思考题为什么在实验步骤3中, 将半加器保存为half_adder, 可否保存为full_adder？答：不能, 因为在程序中, module half_adder(a,b,s,co)已经给程序定义了一个名字叫half_adder, VHDL语言中, 要求程序名与实体名一致, 因此保存的文件名必须和程序名一致, 否则在编译程序的时候就会出现错误。
实验1 1位全加器设计
实验1 一位全加器设计【实验目的】1.掌握数字电路的两种设计方法2.掌握在Cadence中绘制原理图的方法3.掌握芯片外围特性与实现硬件电路4.掌握Verilog HDL设计电路的方法。
【实验内容】1.设计1位全加器2.绘制1位全加器原理图3.在面包板上实现1位全加器设计4.用Verilog HDL行为描述法设计实现1位全加器并仿真【实验器件】1．异或门电路74HC86一片，内含四个异或门，异或门的引脚封装图与内部原理如图1-1所示。
图1-1 异或门74HC86的内部原理图与芯片封装图2．与门电路芯片74HC08一片，内含四个与门，与门的引脚封装图与内部原理如图1-2所示。
图1-2与门74HC08的内部原理图与芯片封装图3．或门电路芯片74HC32一片，内含四个或门，或门的引脚封装图与内部原理如图1-3所示。
图1-3或门74HC32的内部原理图与芯片封装图4．3个1k的电阻和两个发光二极管，一个8路开关，5v电源，面包板一块，导线若干条。
【实验步骤】1．设计1位全加器1）设1位全加器的输入为被加数为A，加数B，低位进位Cin；输出为本位和Sum，对高位的进位为Cout。
2）根据1位加法器的运算{Cout，Sum}=A+B+Cin列真值表如表吗-1所示。
表1-1 1位加法器真值表3）根据真值表列出逻辑表达式CinBACinBACinBACinBABACinABBAABCinCinBACinBACinBASum⊕⊕=⊕+⊕=+++=+++=)()()()(ABCinBAABCinCinABCinBABCinACout+⊕=+++=)(4）手动绘制该原理图，为电路加上开关控制数据输入，用发光二极管显示输出，电路图如图1-4所示。
图1-4 1位全加器原理图2.在实验板上连接实现该电路并分析电路元件构成3.在protel软件中绘制原理图1）绘制元件符号2）绘制原理图4. .在protel软件中绘制pcb1）封装绘制2）pcb绘制。
用门电路设计一位的全加器
实验二组合逻辑设计一、实验目的1、掌握组合电路设计的具体步骤和方法；2、巩固门电路的运用和电路搭建能力；3、掌握功能表的建立与运用；4、为体验MSI（中规模集成电路）打基础。
二、实验使用的器件和设备四2输入异或门74LS86 1片四2输入正与非门74LS00 1片TDS-4数字系统综合实验平台1台三、实验内容1．测试四2输入异或门74LS86 一个异或门的输入和输出之间的逻辑关系。
2．测试四2输人与非门74LS00一个与非门的输入和输出之间的逻辑关系。
3．等价变换Si=Ai○十Bi○十Ci-1Ci=AiBi +（Ai○十Bi）Ci-14．画出变换后的原理图和接线图。
四、实验过程1、选择实验题目，分析逻辑功能用门电路设计一位的全加器一位全加器：在进行两个数的加法运算时不仅要考虑被加数和加数而且要考虑前一位(低位)向本位的进位的一种逻辑器件。
2、根据逻辑功能写出真值表；3、根据真值表写出逻辑函数表达式；Si=Ai○十Bi○十Ci-1Ci=AiBi +（Ai○十Bi）Ci-14、利用卡诺图法或布尔代数法对逻辑函数表达式进行化简；不需化简Si=Ai○十Bi○十Ci-1Ci=AiBi +（Ai○十Bi）Ci-15、将化简的逻辑表达式等价变换，统计出实验所需芯片；Si=Ai○十Bi○十Ci-1所需芯片：四2输入异或门74LS86 1片四2输入正与非门74LS00 1片6、根据各芯片的引脚图，测试所有需用芯片的功能，画出各芯片的功能表；1A11B231Y42AVCC4B4A4Y141312112B52Y67GND3B3A3Y109874LS86VCCAB1A11B231Y42AVCC4B4A4Y141312112B52Y67GND3B3A3Y109874LS00VCCAB74LS86接线图 74LS00接线图74LS 86芯片测试结果74LS00 芯片测试结果7、根据化简后的逻辑函数表达式，画出实验原理图；A B 理论值测量值0 0 0 00 1 1 11 0 1 11 1 0 0A B理论值测量值0 0 1 10 1 1 11 0 1 11 1 0 08、根据芯片的引脚图，画出实际连线图；9、连接电路，测试逻辑电路输出数据，并记录结果；A iB iC i-1S i（理论值）S i（实测值）C i（理论值）C i（实测值）0 0 0 0 0 0 00 0 1 1 1 0 00 1 0 1 1 0 00 1 1 0 0 1 110、分析数据，是否实现所需的逻辑功能。
一位全加器简单设计原理
一位全加器简单设计原理
全加器是数字电路中常用的基本逻辑门之一，它能够实现三个二进制数字的加法运算，即两个数字和来自上一个加器的进位。
这篇文章介绍了一种简单的全加器设计原理，以及实现该设计所需的材料和步骤。
首先，我们需要以下材料：
1. 三个双极性晶体管
2. 两个电阻
3. 一个电源
接下来，我们需要按照以下步骤进行操作：
1. 将三个晶体管连接成一个三角形形状，其中两个晶体管的基极与集电极相连，另一个晶体管的发射极与另一个晶体管的集电极相连。
2. 将两个电阻连接在晶体管三角形的两个角上，以便提供电源和输入信号。
3. 将电源连接到电路中，确保正确极性和电压。
4. 输入两个二进制数字和一个进位信号到电路中，观察输出结果。
通过这种简单的设计原理，我们可以实现一个高效、低成本的全加器电路。
这种设计不仅适用于基本数字电路，还可以用于更复杂的计算机系统中，为数字处理提供更快速和准确的结果。
- 1 -。
一位全加器课程设计
一位全加器课程设计一、实验目的(1)通过实验初步了解EDA的基本概念；(2)熟悉利用QuartusⅡ的原理图输入方法设计组合电路；(3)初步了解层次设计法，握层次化设计的方法，并通过一个1位全加器的设计把握利用EDA软件原理图输入方式的电子线路设计的详细流程。
二实验内容完成半加器和全机器的设计，包括原理图输入、编译、仿真。
具体设计流程如下：(1) 半加器的设计1、建立工程文件夹，取名为adder;2、原理图编辑输入：新建一个bdf文件，对照原理图，在Symbol中选择相应的元件，并正确将电路连接好；然后将文件保存在工程文件夹adder中，取名h_adder.bdf，并创建工程；3、对电路进行编译，仿真，检查电路是否有错误；4、仿真无误后，将半加器设计成可调用的元件：选择菜单File→Create/Update→Create Symbol Files for Currrent File项，即可将当前文件h_adder.bd变成一个元件符号存盘。
(2) 1位全加器的设计1、新建一个bdf文件，调出h_adder.bdf元件，连接好全加器原理图，取名f_adder.bdf,保存在工程文件adder中，建立一个新的工程（工程名和顶层文件都为f_adder），然后点击Add All选择所需要的文件;2、工程完成后，对文件进行编译；3、编译成功后，创建一个仿真波形文件，将End time设置为50us，保存在工程文件adder中，将各引脚拖入波形文件中，设置输入引脚ain,bin,cin的值，进行仿真，仿真成功后，检查输出结果是否正确；三实验结果(1) 半加器原理图及仿真波形图：图1：半加器原理图图2：仿真波形图(2) 1位全加器原理图及仿真波形图：图3：1位全加器原理图图4：仿真波形图四实验体会这次实验是在老师刚刚上完原理图的设计后就来上机来亲手验证的，由于之前都是通过编写VHDL语言程序来做，这次只要画出原理图就能做到，我很是期待，毕竟画图要比写程序简单点吧。
实验一 1位全加器电路设计知识分享
实验一1位全加器电路设计实验一 1位全加器电路的设计一、实验目的1、学会利用Quartus Ⅱ软件的原理图输入方法设计简单的逻辑电路；2、熟悉利用Quartus Ⅱ软件对设计电路进行仿真的方法；3、理解层次化的设计方法。
二、实验内容1、用原理图输入方法设计完成一个半加器电路。
并进行编译与仿真。
2、设计一个由半加器构成1位全加器的原理图电路，并进行编译与仿真。
3、设计一个由1位全加器构成4位加法器的原理图电路，并进行编译与仿真。
三、实验步骤1. 使用Quartus建立工程项目从【开始】>>【程序】>>【ALtera】>>【QuartusII6.0】打开Quartus软件，界面如图1-1示。
仅供学习与交流，如有侵权请联系网站删除谢谢2图1-1 Quartus软件界面在图1-1中从【File】>>【New Project Wizard...】新建工程项目，出现新建项目向导New Project Wizard 对话框如图1-2所示。
该对话框说明新建工程应该完成的工作。
在图1-2中点击NEXT进入新建项目目录、项目名称和顶层实体对话框，如图1-3 所示，顶层实体名与项目名可以不同，也可以不同。
输入项目目录如E:\0512301\ first、工程项目名称和顶层实体名同为fadder。
仅供学习与交流，如有侵权请联系网站删除谢谢3图1-2 新建工程向导说明对话框图1-3 新建工程目录、项目名、顶层实体名对话框仅供学习与交流，如有侵权请联系网站删除谢谢4接着点击NEXT进入新建添加文件对话框如图1-4所示。
这里是新建工程，暂无输入文件，直接点击NEXT进入器件选择对话框如图1-5所示。
这里选择Cyclone系列的EP1C6Q240C8。
图1-4 新建添加文件对话框仅供学习与交流，如有侵权请联系网站删除谢谢5图1-5器件选择对话框点击NEXT进入添加第三方EDA开发工具对话框如图1-6所示。
实验二1位全加器的设计（VHDL）
实验二1位全加器的设计（VHDL）
实验二1位全加器的设计（VHDL）
一、实验目的
1、掌握MAX+PLUSII 10.2软件的使用流程。
2、掌握设计文本输入方法。
3、熟悉ZY11EDA13BE型实验箱的开关按键模块，LED显示模块。
二、实验内容
在MAX+PLUSII 10.2软件中使用文本输入方法设计并实现一个1位全加器。
三、实验仪器
1、ZY11EDA13BE型实验箱通用编程模块，配置模块，开关按键模块，LED显示模块。
2、并口延长线，JTAG延长线。
3、安装MAX+PLUSII 10.2软件的PC机。
四、实验原理
根据实验一的全加器原理，用VHDL分别描述半加器和或门，使用元件例化语句实现全加器的描述。
五、实验注意事项：
实验指导书中所有实验内容都是针对主板系统的核心芯片EP1K30QC208-2来设计的，实验原理中提供了管脚分配情况，管脚分配好后必须通过成功编译才可以下载配置。
六、实验步骤：
步骤1：为本项工程设计建立文件夹。
步骤2：输入设计项目原理图，并存盘。
步骤3：将设计项目设置成工程文件：
步骤4:选择目标器件并编译
步骤5：时序仿真
步骤6：创建默认的逻辑符号：选莱单File\Create Default Symbol（只在底层设计中使用）。
步骤7：引脚锁定
步骤8：连接设备：
步骤9：下载配置文件到目标芯片。
步骤10：逻辑验证
七、实验报告
1、列出半加器和全加器的真值表。
2、列举出不同方式的VHDL1位全加器的描述。
一位全加器的设计
---------------------------------------------------------------最新资料推荐------------------------------------------------------一位全加器的设计一位全加器的设计 1 引言 1 1.1 发展历史与现状.. 1 1.2 研究目的与意义.. 2 1.3 全加器的发展前景.. 2 2 设计内容 3 2.1 真值表 ... 3 2.2 10 管全加器的电路图4 2.3 导出网表. 5 3 电路仿真及分析.. 6 3.1 10 管全加器仿真波形.. 6 3.2 10 管全加器的功耗和延迟.. 6 4 参考文献 7 1 引言由于运算电路的最基本单元是全加器电路，为了能使高速运算电路功耗更加低，传输速度更快，只能继续研究设计功耗更加低，性能更加优越的全加器。
所以提高高速数字集成运算电路性能最关键是要全面的优化全加器的性能。
在一些全加器设计中，同或门和异或门构成了全加器的基本构建块，优化基础构建块的性能可以显著提高整个全加器的性能。
实践证明，减少晶体管的数量可以有效提高全加器的速度，降低功耗，降低传输延迟。
本文提出了一种新型 3 管同或门和异或门制作的 10 管全加器的新颖设计。
较少的晶体管数量保证了较小的功耗，而且芯片面积也可以大大降低，同时保证了较小的传输延迟。
对其功耗和延迟可以利用 Hspice 软件进行仿真。
1.1 发展历史与现状由于芯片设计以及时代发展的需要，全加1 / 6器电路经历了多种不同结构的发展演变。
由 28 个晶体管组成的是比较传统早期的全加器，虽然在信号输出方面比较稳定，但是由于存在过多的晶体管所以其功耗和延迟还有芯片面积都比较大，因此很快在研究过程中被淘汰。
再后来陆陆续续出现了 20 管的、16 管的、14 管的等等。
并且功耗和延迟也都逐渐控制得较为出色。
由此我们可以看出全加器的发展趋势是晶体管数目在不断减少，芯片的面积也越来越小，并且现在研究的重点是如何降低功耗延迟积。
1位全加器原理图输入设计
1位全加器原理图输入设计一、实验目的掌握运用MAX+plusII原理图编辑器进行简单电路系统设计的方法。
了解利用MAX+plusII进行电路系统设计的一般流程掌握1位全加器原理图输入设计的基本方法及过程学会对实验板上的FPGA/CPLD进行编程下载，用硬件验证所设计的项目。
二、实验原理一位全加可以由用两个半加器及一个与门连接而成，因此需要先设计一个半加器，根据原理图输入设计方法进行顶层元件设计和层次化设计的步骤设计全加器。
实验步骤：半加器设计1、为本项设计建立文件夹2、输入设计项目和存盘（1）打开Mux+plusII，选菜单File→New，在弹出的File Type 窗中选原理图编辑输入项Graphic editor File，按OK后将打开原理图编辑窗。
（2）在原理图编辑窗中的任何一个位置上点鼠标右键，将跳出一个选择窗，选择此窗中的输入元件项Enter Symbol，于是将跳出输入元件选择窗。
（3）用鼠标双击文件库“Symbol Libraries”中的c:\ maxplu2\max2lib\prim 项,在Symbol Files窗中即可看到基本逻辑元件库prim中的所有元件，但也可以在Symbol Name窗中用键盘直接输入所需元件名，在按OK键，即可将元件调入原理图编辑窗中。
分别调入元件and2、not、xnor、input和output并连接好。
然后用鼠标分别在input和output的PIN－NAME上双击使其变黑色，再用键盘分别输入各引脚名。
根据半加器原理图输入设计半加器。
并另存（Save As）在为本设计建立的文件夹中。
（注意后缀为.gdf，文件名可用设计者认为合适的任何英文名）。
3、将设计项目设置成工程文件将半加器设置为工程文件。
（为了使Max+plusII能对输入的设计项目按设计者的要求进行各项处理，必须将设计文件，设置成Project。
如果设计项目由多个设计文件组成，则应该将它们的主文件，即顶层文件设置成Project。
实验一、1位全加器的原理图设计
实验一一位全加器的原理图设计
一、实验目的：
1、学习QuartusⅡ软件的使用，包括软件安装及基本的使用流程。
2、掌握用原理图输入法设计简单组合电路的方法和详细设计流程。
3、掌握原理图的层次化设计方法。
二、实验原理：
本实验要用原理图输入设计方法完成1位全加器的设计。
1位全加器可以用两个半加器及一个或门连接构成，因此需要首先完成半加器的设计。
采用原理图层次化的设计方法，按照课本4.5节介绍的方法用原理图输入法设计一个半加器，并将其封装成模块，然后在顶层调用半加器模块完成1位全加器的设计。
三、实验内容和步骤：
1、打开原理图编辑器，完成半加器的设计。
半加器原理图如下：
2、完成1位半加器的设计输入、目标器件选择、编译和仿真各步骤，详细过程见教材4.5节相关内容。
3、正确完成之后，选择“File”/“create/Update”/“Create Symbol file for current file”,将文件变成一个包装好的单一元件模块待调用。
4、调用1位半加器模块可画出以下1 位全加器：
5、保存并完全编译，进行仿真，给出仿真结果。
6、引脚锁定并下载。
7、引脚锁定后再重新编译，并连接实验箱进行下载。
注意第一次下载时的一些设定。
四、根据以上的实验内容写出实验报告，包括实验目的、实验原理、实验内容和步骤、仿真分析、硬件测试，给出仿真波形图及实验总结。
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课程设计任务书
学生姓名：袁海专业班级：电子1303班
指导教师：封小钰工作单位：信息工程学院
题目: 一位全加器的设计
初始条件：
计算机、ORCAD软件，L-EDIT软件
要求完成的主要任务:（包括课程设计工作量及其技术要求，以及说明书撰写等具体要求）
1、课程设计工作量：1周
2、技术要求：
（1）学习ORCAD软件，L-EDIT软件。
（2）设计一个一位全加器电路。
（3）利用ORCAD软件对该电路进行系统设计、电路设计，利用L-EDIT软件进行版图设计，并进行相应的设计、模拟和仿真工作。
3、查阅至少5篇参考文献。
按《武汉理工大学课程设计工作规范》要求撰写设计报告书。
全文用A4纸打印，图纸应符合绘图规范。
时间安排：
2016.12.30布置课程设计任务、选题；讲解课程设计具体实施计划与课程设计报告格式的要求；课程设计答疑事项。
2016.12.31-2017.1.2学习ORCAD软件和L-EDIT软件，查阅相关资料，复习所设计内容的基本理论知识。
2017.1.3-2017.1.4对一位全加器电路进行设计仿真工作，完成课设报告的撰写。
2017.1.5 提交课程设计报告，进行答辩。
指导教师签名：年月日
系主任（或责任教师）签名：年月日
目录
摘要 (I)
ABSTRACT (II)
1绪论 (1)
1.1集成电路发展现状 (1)
1.2集成电路版图工具L-edit简介 (1)
2全加器原理及一位全加器原理图设计 (3)
2.1一位全加器原理简介 (3)
2.2实现一位全加器功能的原理图设计 (4)
2.2.1一位全加器原理图 (4)
2.2.2基于ORCAD的一位全加器设计 (4)
2.2.3 一位全加器的电路图仿真 (7)
3一位全加器的版图设计 (9)
3.1确定一位全加器版图结构 (9)
3.2源漏共享缩小版图面积 (10)
3.3 版图所需基础器件绘制编辑 (12)
3.3.1 PMOS、NMOS等基础器件编辑 (12)
3.3.2 两输入与非门与异或门的绘制编辑 (13)
3.3.3源漏共享得到版图 (14)
3.4 绘制最终一位全加器版图 (15)
4心得体会 (18)
5参考文献 (19)。