实验一1位二进制全加器的设计

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一位全加器VHDL的设计实验报告

EDA技术及应用实验报告——一位全加器VHDL的设计班级：XXX姓名：XXX学号：XXX一位全加器的VHDL设计一、实验目的：1、学习MAX+PLUSⅡ软件的使用，包括软件安装及基本的使用流程。

2、掌握用VHDL设计简单组合电路的方法和详细设计流程。

3、掌握VHDL的层次化设计方法。

二、实验原理：本实验要用VHDL输入设计方法完成1位全加器的设计。

1位全加器可以用两个半加器及一个或门连接构成，因此需要首先完成半加器的VHDL设计。

采用VHDL层次化的设计方法，用文本编辑器设计一个半加器，并将其封装成模块，然后在顶层调用半加器模块完成1位全加器的VHDL设计。

三、实验内容和步骤：1、打开文本编辑器，完成半加器的设计。

2、完成1位半加器的设计输入、目标器件选择、编译。

3、打开文本编辑器，完成或门的设计。

4、完成或门的设计输入、目标器件选择、编译。

5、打开文本编辑器，完成全加器的设计。

6、完成全加器的设计输入、目标器件选择、编译。

7、全加器仿真8、全加器引脚锁定四、结果及分析：该一位加法器是由两个半加器组成，在半加器的基础上，采用元件的调用和例化语句，将元件连接起来，而实现全加器的VHDL编程和整体功能。

全加器包含两个半加器和一或门，1位半加器的端口a和b分别是两位相加的二进制输入信号，h是相加和输出信号，c是进位输出信号。

构成的全加器中，A,B,C分别是该一位全加器的三个二进制输入端，H是进位端，Ci是相加和输出信号的和，下图是根据试验箱上得出的结果写出的真值表：信号输入端信号输出端Ai Bi Ci Si Ci0 0 0 0 00 0 1 1 00 1 0 1 00 1 1 0 11 0 0 1 01 0 1 0 11 1 0 0 11 1 1 1 1。

实验一 1位二进制全加器的设计

实验一基于原理图输入法的1位二进制全加器的设计一、实验目的1、学习、掌握QuartusⅡ开发平台的基本使用。

2、学习基于原理图输入设计法设计数字电路的方法，能用原理图输入设计法设计1位二进制半加器、1位二进制全加器。

3、学习EDA-V型实验系统的基本使用方法。

二、实验内容1、根据1位二进制半加器、1位二进制全加器的真值表，设计并画出1位二进制半加器的原理框图，由半加器及门电路设计并画出1位二进制全加器的原理框图（最终设计的是1位二进制全加器）。

2、用QuartusⅡ原理图输入输入法输入1位二进制半加器的原理框图，并进行编译。

如有输入错误，修改后再进行编译。

4、根据1位二进制半加器的工作原理，选择输入合适的输入信号和波形及其输出信号，进行仿真，得到器件的输入与输出波形，验证设计是否正确。

5、创建1位二进制半加器的的元件图形符号。

6、用QuartusⅡ原理图输入输入法输入1位二进制半加器的原理框图（要求用半加器及门电路设计），并进行编译，仿真。

7、确定实验箱电源关闭的情况下，连接好下载线，然后打开实验箱电源，对器件进行编程下载。

8、编程下载成功后，关闭实验箱电源，拆除下载线，按器件引脚设定及功能要求，连接好各测试线，进行硬件测试验证。

三、实验预习要求1、学习、掌握QuartusⅡ的基本使用，学习本EDA-V实验开发系统。

2、根据1位二进制半加器、1位二进制全加器的真值表，设计并画出1位二进制半加器的原理框图，由半加器及门电路设计并画出1位二进制全加器的原理框图。

3、根据1位二进制半加器、1位二进制全加器的工作原理，设计并画出它们的输入、输出的理论工作波形。

4、初步制定全加器的引脚锁定。

四、实验要求1、实验原理中详细写出1位二进制半加器、1位二进制全加器的设计过程，及它们的输入、输出的理论工作波形。

2、根据实验内容，详细写出实验的各个步骤，方法。

3、记录实验现象或波形，并与理论值比较、分析。

（如仿真波形与理论工作波形的比较分析，硬件测试与理论真值表的比较分析）。

VHDL第4章_全加器

元件例化语句的第二部分则是此元件与当前设计实体(顶层文件中元件例化语句的第二部分则是此元件与当前设计实体顶层文件)中顶层文件元件间及端口的连接说明。语句的表达式如下：元件间及端口的连接说明。语句的表达式如下：
例化名 : 元件名 PORT MAP( [端口名 =>] 连接端口名连接端口名,...); 端口名
3. 并置操作符 &
以下是一些并置操作示例：以下是一些并置操作示例： SIGNAL a : STD_LOGIC_VECTOR (3 DOWNTO 0) ; SIGNAL d : STD_LOGIC_VECTOR (1 DOWNTO 0) ; ... a <= '1'&'0'&d(1)&'1' ; -- 元素与元素并置，并置后的数组长度为元素与元素并置，并置后的数组长度为4 & & & ... IF a & d = "101011" THEN ... –- 在IF条件句中可以使用并置符条件句中可以使用并置符
co 0 0 0 1
1位二进制半加器位二进制半加器
LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY h_adder IS PORT (a，b : IN STD_LOGIC; ， co, so : OUT STD_LOGIC); END ENTITY h_adder；； ARCHITECTURE fh1 OF h_adder I BEGIN so <= (a OR b)AND(a NAND b); co <= NOT( a NAND b); END ARCHITECTURE fh1;

全加器及应用的实验原理

全加器及应用的实验原理全加器是一种逻辑电路，用于对两个二进制数相加时，同时考虑进位位以及和位。

它也是电路设计中的基本模块，广泛应用于计算机、数字信号处理等领域。

全加器的实验原理基于布尔代数和逻辑门的运算。

全加器由两个半加器和一个与门组成。

半加器用于计算两个输入位的和位和进位位，而全加器则在此基础上还考虑了上一位的进位。

半加器是全加器的基本组成部分之一。

它由一个异或门和一个与门组成。

异或门用于计算两个输入位的和位，而与门用于计算进位位。

半加器的输入包括两个待加数位A和B，输出为和位S和进位位C。

全加器由两个半加器和一个与门组成。

半加器1的输入为A和B，输出为和位S1和进位位C1；半加器2的输入为S1和Cin（上一位的进位），输出为和位S 和进位位C。

与门的输入为C1和Cin，输出为进位位C。

全加器的输出包括和位S和进位位C。

实验中可以使用门电路芯片（如74系列）来实现全加器。

门电路芯片中包含了多个逻辑门，如与门、或门、异或门等。

通过合理的连接和输入信号值，可以构建出全加器电路。

在实验中，可以利用开关或跳线来模拟输入信号。

将A、B和Cin分别连接到不同的开关或跳线上，模拟待加数和上一位的进位。

然后将开关或跳线连接到门电路芯片的输入引脚上，将门电路芯片的输出引脚连接到LED等显示装置上，以观察全加器的输出结果。

实验中还可以通过多个全加器的级联来实现多位加法器。

将多个全加器连续连接起来，将每一个全加器的进位位C连接到下一个全加器的Cin输入上，即可实现多位数的加法运算。

全加器的应用非常广泛。

在计算机中，全加器用于实现算术逻辑单元（ALU），负责执行加法操作。

在数字信号处理中，全加器可以用于实现滤波器、变换器、编码器等功能。

此外，全加器还可用于设计控制电路、编码器、译码器、计数器等。

总之，全加器是一种基本的逻辑电路，用于计算二进制数的和位和进位位。

实验中可以利用门电路芯片来搭建全加器电路，通过观察输出结果来验证其正确性。

整理实验一-一位二进制全加器设计实验

整理人尼克实验一一位二进制全加器设计实验目录实验一Protel DXP 2004认识实验 (1)实验二两级阻容耦合三极管放大电路原理图设计 (1)实验三原理图元件库建立与调用 (3)实验四两级阻容耦合三极管放大电路PCB图设计 (5)实验五集成电路的逻辑功能测试 (7)实验六组合逻辑电路分析与设计 (12)实验七Quartus II 的使用 (17)实验八组合逻辑器件设计 (17)实验九组合电路设计 (25)实验一 Protel DXP 2004 认识实验一、实验目的1.掌握Prot e l DXP 2004 的安装、启动和关闭。

2.了解Protel DXP 2004 主窗口的组成和各部分的作用。

3.掌握Prot e l DXP 2004 工程和文件的新建、保存、打开。

二、实验内容与步骤1、Protel_DXP_2004 的安装(1)用虚拟光驱软件打开Protel_DXP_2004.iso 文件(2)运行setup\Setup.exe 文件，安装Protel DXP 2004(3) 运行破解程序后，点击“导入模版”，先导入一个ini文件模版（如果要生成单机版的License选择Unified Nexar-Protel License.ini；要生成网络版的License选择Unified Nexar-Protel Network License.ini），然后修改里面的参数：TransactorName=Your Name（将“Your Name”替换为你想要注册的用户名）；SerialNumber=0000000（如果你只有一台计算机，那么这个可以不用修改，如果有两台以上的计算机且连成局域网，那么请保证每个License文件中的SerialNumber=为不同的值。

修改完成后点击“生成协议文件”，任意输入一个文件名（文件后缀为.alf）保存，程序会在相应目录中生成1个License文件。

点击“替换密钥”，选取DXP.exe （在DXP 2004安装目录里，默认路径为C:\Program Files\Altium2004\）,程序会自动替换文件中的公开密钥。

实验 1位二进制全加器设计

1位二进制加法器设计一、实验目的1.熟悉Quartus II 集成环境的图形输入方法；2.学会把设计项目成为可调用元件符号和调用元件的方法；3.掌握仿真方法。

二、实验内容本实验首先使用图形输入的方法由逻辑门电路设计一个半加器，然后使用。

分别进行仿真、引脚分配并下载到电路板进行功能验证。

三、实验步骤1.创建个人实验文件夹(最好使用英文字母命名不要用中文名称)。

2.运行Quartus II 软件，选择File －> New，在Device Design Files 中选择Block Diagram/Schematic File,如图1-1所示，点击OK打开原理图编辑窗口。

图1-1 图1-23.在图形编辑窗中双击鼠标左键，将弹出元件输入对话框，在对话框右栏打开元件库找到需要的元件，如图1-2所示，点击OK即可将元件调入原理图编辑窗。

将所有需要的元件都调入编辑窗。

4.将各个元件采用单击鼠标并拖动的方法连接号电路图，然后分别在input和output的pin_name上双击使变为黑色，再分别输入各引脚名，如图1-3所示。

图1-35.选择File—>Save As命令，选择为此工程已建好目录，将设计好的原理图文件取名为h_adder.bdf同时使下方小框内出现“√”，点击保存会弹出“是否创建新工程”提示信息如图1-4所示。

图1-4图1-56.创建一个新工程：点击图1-4中“是”可进入创建工程向导（也可以File －> New project Wizard进入向导），此时看到的默认工程名、顶层实体名都为h_adder，此时将工程名换为f_adder顶层实体名不变，如图1-5所示。

点击NEXT，再在弹出窗中点击NEXT，选择目标器件：MAXII 系列EPMT1005C芯片。

按照下列的方法完成半加器的编译、仿真。

7.7. 创建一个仿真波形文件：File －> New，在Other Files 中选择Vector Waveform File，如图1-6，进入波形编辑窗口。

实验一：用原理图设计全加器和计数译码显示电路

实验一(1)：用原理图输入法设计一位全加器
实验一(2)：用原理图输入法设计计数器(74160)和译码器(7448)，顶层用原理图设计
实验目的：
（1）熟悉应用QuartusII编译图形输入；
（2）掌握利用QuartusII对图形输入的仿真；
（3）掌握用图形设计法基本逻辑电路。

二、实验内容：
设计并调试好一个一位二进制全加器及一个计数译码显示器，并用EL-EDA-V型EDA实验开发系统进行系统仿真。

设计一个10计数器用7448及74160设计计数译码显示电路。

三、实验条件：
（1）电脑；
（2）开发软件QuartusII8.1；
（3）设备：EL—EDA—V型
EDA实验开发系统；
（4）拟用芯片：ACEX1K
EP1K100QC208-3；
四、实验设计：
1、(1)异或门与二输入端与非门构成二进制全加器逻辑电路图：
（2）仿真波形：
其封装后：
（1）仿真波形：
（1）显示电路图：
其封装后：
（2）仿真波形：
4、（1）计数译码显示电路结构图：
（2）仿真波形：
5、管脚锁定：
五、设计处理
（1）输入底层设计文本和顶层电路
（2）编译
（3）仿真
（4）选择器件、锁定引脚、再次编译
（5）硬件测试
六、实验结果及总结：
实验过程中，在执行图形输入设计计数译码显示电路的时候，出现ERROR 其原因为将74160的输入端接在高电平上，排除方法为，将高电平改成接地。

在实验中，特别是图形输入设计中，应该先了解芯片的功能，再对芯片进行输入，输出设计，这样才能减少错误的出现。

二进制数全加器的设计

４小结
２用异或ｆ１、与门、或门设计全加潞
由于实际的逻辑问题千羞万剜，因而所设计的组合逻辑电路
由此可见根据一定的逻辑要求所设计的逻辅电路ｌ１）先对上式【ｊ —ｌ｝、【ｌ —２ｌ化简得最简单的逻辑函数表也多种多样。并不避难一的。对于具有多个输出变量的组台逻辑电路设计，不达式应该单纯追求每个输出的与或表达式最简，而皮台理选择门电Ｓ２Ａ，ＢＣ；ｔ＋Ａｌ职ｌＣ．ｔ＋ＡｉＢＣ１＋Ａ｛ＢＩｅ｛ｔ
＝
｛ＡＢ＋ＡＢｆ｝ｌ十（Ａ；Ｂｔ＋ＡｆＢｔ）Ｃｌ
（Ａ＋）（Ａ牛嚣）Ｇ州＋（ＡｆＢ《＋Ａ）Ｇ扣ｌ
Ａ启・ｔ，ｌ・十（鼠＋＾殷｛）Ｃｆｌ
组台逻辑电路的设计篷根据设计的命题要求，为了方便使用，降低设计成本，增强逻辑电路的稳定性、可靠性设计饕经济、台理和实用的逻辑电路。设计时可采用小规模或中、大规模集成
电路、而在小规模中也可采用不弼功能的门电路其中有一些逻辑电路经常大盎的用于各种数字系统中，比如加法器、编码镄、译码器等
毽一母
＋十＋ｙ３ｌ２）用集成译码器Ｃ￣４ＬＳｌ３８构成加法器其逻辑电路圈如
Ｉｉｔ２。
用门电路实现两个二进制数相加并求出和的缎台线路。称为个全加嚣。全加器可以处理低位进位，并输出本位加法进位它的逻辑符号如ｔｌｔｌ（ｂ）所示。其中为被加数。玩为加数糨邻低位来的进位数为Ｃ，输出本位和为ｓ。向柏铝离位进位数为。根据二进制加法的运算规则．写出逻辑函数表达鼗

全加器构成及测试实验报告

全加器（Full Adder）是数字电路中常用的逻辑门电路，用于将两个二进制位和一个进位位相加，产生一个和位和一个进位位的输出。

下面是一个全加器的构成和测试实验报告的示例。

实验名称：全加器的构成和测试1. 实验目的：了解全加器的工作原理和逻辑。

设计并测试一个全加器电路。

2. 实验材料和设备：74LS86 XOR 门IC芯片（用于实现异或操作）74LS08 AND 门IC芯片（用于实现与操作）面包板连线电源3. 实验原理：一个全加器有三个输入和两个输出。

输入包括两个待相加的二进制位（A和B），以及一个来自上一级的进位位（Cin）。

输出包括一个和位（Sum）和一个输出进位位（Cout）。

全加器的逻辑表达式如下：Sum = A XOR B XOR CinCout = (A AND B) OR (Cin AND (A XOR B))4. 实验步骤：将74LS86和74LS08 IC芯片插入面包板中，确保引脚正确连接。

连接电源到面包板，确保电源电压正确。

使用连线连接74LS86和74LS08的引脚，以构建全加器电路。

按照逻辑表达式中的连接方式。

输入A、B和Cin值，通过开关或信号发生器设置输入。

使用示波器或LED等指示器检查Sum和Cout输出。

5. 实验结果和观察：输入A=0，B=0，Cin=0，Sum=0，Cout=0输入A=0，B=1，Cin=0，Sum=1，Cout=0输入A=1，B=0，Cin=0，Sum=1，Cout=0输入A=1，B=1，Cin=0，Sum=0，Cout=1输入A=0，B=0，Cin=1，Sum=1，Cout=0输入A=0，B=1，Cin=1，Sum=0，Cout=1输入A=1，B=0，Cin=1，Sum=0，Cout=1输入A=1，B=1，Cin=1，Sum=1，Cout=16. 结论：全加器是一个常见的数字逻辑门电路，用于将两个二进制位和一个进位位相加，产生一个和位和一个进位位的输出。

(VHDL实验报告)一位半加器,全加器的设计教学总结

五、实验步骤
（一）半加器的设计
4、对设计文件进行仿真
1）选择File--New，在弹出的对话框中选择Vector Waveform File，点击OK按钮，打开进入一个空的波形编辑器窗口。
2）设置仿真结束时间，波形编辑器默认的仿真结束时间为 1µS，根据仿真需要，可以自由设置仿真的结束时间（本次设置的为1ms）。选择 QUARTUSII 软件的 Edit--End Time命令，弹出线路束时间对话框，在 Time框办输入仿真结束时间，点击OK按钮完成设置。如下图所示：

实验箱上拨动开关档位在下方时表示其输出为低电平，反之
输出市电平；当FPGA与其对应的端口为高电平时LED就会发光，反
之LED灯灭。其拨动开关与FPGA管脚的连接表以及LED灯与FPGA管
脚连接表如下两图所示：
五、实验步骤
（一）半加器的设计
1、建立工程文件
1）运行QUARTUSII 软件。
2）选择软件中的菜单 File>New Project Wizard，新建一个工程。
3）加入输入、输出端口，在波形编辑器窗口左边的端口名列表区点击鼠标右键，在弹出的右键菜单中选择 Insert Node or Bus… 命令，在弹出的 Insert Node or Bus 对话框界面中点击 Node Finder…按钮。在出现的 Node Finder 界面中的 Filter 列表中选择点击 List，在 Nodes Found 窗口出现所有信号的名称，点击中间的按钮则 Selected Nodes 窗口下方出现被选择的端口名称。双击 OK按钮，完成设置，回到 Insert Node or Bus 对话框，双击OK按钮，所有的输入、输出端口将会在端口名列表区内显示出来。

加法器电路设计全加器

加法器电路设计全加器全加器是一种用于将两个二进制数字相加的电路，它包括两个输入和三个输出。

全加器可以用于将两个数字相加，并产生其和以及进位。

在设计全加器的过程中，我们需要考虑输入和输出的位数、进位和和的计算，并使用逻辑门来实现电路。

首先，我们需要确定输入和输出的位数。

假设我们设计的全加器有两个2位的输入A和B，以及一个进位输入C，输出结果和进位分别为S和C_out。

那么我们的设计目标就是将A、B和C相加，并将结果S和进位C_out输出。

接下来，我们需要考虑如何计算和以及进位。

和的计算可以通过异或门来实现，因为异或门输出只有当两个输入不同时为1时才为1、因此，我们可以使用两个异或门来计算和：S=(A⊕B)⊕C。

进位的计算可以通过与门来实现，因为与门只有当两个输入都为1时才为1、我们可以使用两个与门来计算进位：C_out = (A ∧ B) ∨ (C ∧ (A ⊕ B))。

这个表达式中，(A ∧ B)表示当A和B都为1时的进位，(C ∧ (A ⊕ B))表示A和B中只有一个为1且进位也为1时的进位，而∨操作符表示两个进位取或运算。

现在，我们已经确定了计算和和进位的逻辑表达式，下面我们来实现这个电路。

首先，我们需要使用逻辑门来实现异或和与运算。

异或门可以使用与门、或门和非门来实现。

我们可以使用如下的逻辑逻辑表达式来实现异或运算：A⊕B=(A∧¬B)∨(¬A∧B)。

与门可以使用与非门实现，即A∧B=¬(¬A∨¬B)。

或门可以直接使用或门实现。

我们可以使用这些逻辑门来实现全加器的电路。

首先，我们将输入A、B和C分别连接到两个异或门的输入端，将两个异或门的输出连接到一个异或门的输入端，得到和S。

接下来，我们将输入A和B分别连接到两个与非门的输入端，将两个与非门的输出连接到一个或门的输入端，得到进位C_out。

最后，我们需要将电路连接到其他的逻辑门或者其他的全加器，以构建更复杂的电路。

实验一一位二进制全加器设计实验

大学实验报告学生：学号：专业班级：中兴101实验类型：■ 验证 □ 综合 □设计 □ 创新实验日期： 2012 9 28 实验成绩：实验一一位二进制全加器设计实验一．实验目的（1）掌握Quartus II 的VHDL 文本设计和原理图输入方法设计全过程；（2）熟悉简单组合电路的设计，掌握系统仿真，学会分析硬件测试结果；（3）熟悉设备和软件，掌握实验操作。

二．实验容与要求（1）在利用VHDL 编辑程序实现半加器和或门，再利用原理图连接半加器和或门完成全加器的设计，熟悉层次设计概念；（2）给出此项设计的仿真波形；（3）参照实验板1K100的引脚号，选定和锁定引脚，编程下载，进行硬件测试。

三．设计思路一个1位全加器可以用两个1位半加器及一个或门连接而成。

而一个1位半加器可由基本门电路组成。

(1) 半加器设计原理能对两个1位二进制数进行相加而求得和及进位的逻辑电路称为半加器。

或：只考虑两个一位二进制数的相加，而不考虑来自低位进位数的运算电路，称为半加器。

图1为半加器原理图。

其中：a 、b 分别为被加数与加数，作为电路的输入端；so 为两数相加产生的本位和，它和两数相加产生的向高位的进位co 一起作为电路的输出。

半加器的真值表为表1 半加器真值表absoco0 0 0 0 0 1 1 0 1 0 1 0 111由真值表可分别写出和数so ，进位数co 的逻辑函数表达式为：b a b a b a so ⊕=+=--（1）ab co = （2）图1半加器原理图(2) 全加器设计原理除本位两个数相加外，还要加上从低位来的进位数，称为全加器。

图2全加器原理图。

全加器的真值表如下：表2全加器真值表c a b co so0 0 0 0 00 0 1 0 10 1 0 0 10 1 1 1 01 0 0 0 11 0 1 1 01 1 0 1 01 1 1 1 1其中a为加数，b为加数，c为低位向本位的进位，co为本位向高位的进位，so为本位和。

全加器与全减器设计

学校代码：_________学号：__________Hefei University数电设计报告NUMBER OF ELECTRICAL DESIGNREPORT设计题目：全加器与全减器设计学位类别：工学学士年级专业（班级）：电子信息工程1班作者姓名：汤家映（1405011019）、宋道远（1405011020）、朱亚东（1405011022）导师姓名：谭敏完成时间： 2015-5-17目录一、设计任务 (2)1.用组合逻辑电路设计1位二进制全加器与全减器 (2)2.用双8选1数据选择器74LS151设计1位二进制全加器与全减器 (2)3.用广义译码器VHDL语言设计1位二进制全加器与全减器 (2)二、设计过程 (2)1.用组合逻辑电路设计1位二进制全加器与全减器 (2)（1）进行逻辑抽象，建立真值表 (2)（2）画出卡诺图 (2)（3）画出逻辑电路 (3)2.用双8选1数据选择器74LS151设计1位二进制全加器与全减器 (3)（1）逻辑问题进行抽象，列出真值表 (3)（2）列出函数表达关系 (4)（3）用数据选择器74LS151画出逻辑电路图 (4)3.用广义译码器VHDL语言设计1位二进制全加器与全减器 (5)三、总结 (6)一、设计任务1、用组合逻辑电路设计1位二进制全加器与全减器；2、用双8选1数据选择器74LS151设计1位二进制全加器与全减器；3、用广义译码器VHDL语言设计1位二进制全加器与全减器。

二、设计过程1、用组合逻辑电路设计1位二进制全加器与全减器（1）进行逻辑抽象，建立真值表全加器与全减器真值表输入输出A B C全加器（m=0）全减器（m=1）S D S D0 0 0 0 0 0 00 0 1 1 0 1 10 1 0 1 0 1 10 1 1 0 1 0 11 0 0 1 0 1 01 0 0 1 0 1 01 0 1 0 1 0 01 1 1 1 1 1 1（说明：当m=1时为全加器A.B分别表示被减数和减数C表示低位向高位的借位数，S表示本位和值，D表示向高位的借位；当m=0时为全加器A.B分别表示两个加数C表示低位向高位的进位数，S表示本位和值，D表示向高位的进位）（2）画出卡诺图S 的卡诺图 D 的卡诺图 BC\mA 00 01 11 10 00 0 1 1 0 01 1 0 0 1 11 0 1 1 0 10 10 0 1 全加器：m=0时，C B A S ⊕⊕=,BC AC AB BC AC ABD ∙∙=++=全减器：m=1时，C B A S ⊕⊕=，BC C A B A BC C A B A D ∙∙=++=（3）画出逻辑电路根据最简逻辑表达式画出逻辑电路图VCCAINPUT VCCBINPUT VCCCINPUT VCCmINPUT NAND2inst7NAND2inst8NAND2inst9XORinstXORinst11NAND3inst12SOUTPUT DOUTPUTXORinst132、用双8选1数据选择器74LS151设计1位二进制全加器与全减器； (1)逻辑问题进行抽象，列出真值表BC\mA 00 01 11 10 00 0 0 0 0 01 0 1 0 1 11 1 1 1 1 1011全加器与全减器真值表m A B C S D0 0 0 0 0 0000110001010001101010010010101011001011111100000100111101011101101110010110100111000111111 4（说明：当m=1时为全加器A.B分别表示被减数和减数C表示低位向高位的借位数，S表示本位和值，D表示向高位的借位当m=0时为全加器A.B分别表示两个加数C表示低位向高位的进位数，S表示本位和值，D表示向高位的进位）（2）列出函数表达关系根据上面真值表，列出逻辑函数表达式（标准与或式）S mAmBCmAm++=++++m+ACBCmABBABCBCBCACAmmABCD+++AmBCm+mAm=m+++mCBmAmABCBCBAABCCCABCBA（3）用数据选择器74LS151画出逻辑电路图根据逻辑函数的标准与或式画出逻辑电路图VCC C INPUT VCCBINPUT VCCAINPUT VCCmINPUT sOUTPUT DOUTPUT MULTIP LE XE RGNC B A D5D0D1D4D3D2D6D7Y WN74151instMULTIP LE XE RGNC B A D5D0D1D4D3D2D6D7Y WN74151inst1VCCNOTinst6GND3、用广义译码器VHDL 语言设计1位二进制全加器与全减器根据全加器与全减器的真值表编写VHDL 程序，程序如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL; ENTITY JJ ISPORT(M,A,B,C:IN STD_LOGIC; S,D: OUT STD_LOGIC); END ENTITY JJ;ARCHITECTURE one OF JJ ISSIGNAL MABC:STD_LOGIC_VECTOR(3 DOWNTO 0); BEGINMABC<=M&A&B&C; PROCESS(MABC) BEGINCASE MABC ISWHEN"0000"=>S<='0';D<='0'; WHEN"0001"=>S<='1';D<='0'; WHEN"0010"=>S<='1';D<='0'; WHEN"0011"=>S<='0';D<='1'; WHEN"0100"=>S<='1';D<='0'; WHEN"0101"=>S<='0';D<='1'; WHEN"0110"=>S<='0';D<='1'; WHEN"0111"=>S<='1';D<='1';WHEN"1000"=>S<='0';D<='0';WHEN"1001"=>S<='1';D<='1';WHEN"1010"=>S<='1';D<='1';WHEN"1011"=>S<='0';D<='1';WHEN"1100"=>S<='1';D<='0';WHEN"1101"=>S<='0';D<='0';WHEN"1110"=>S<='0';D<='0';WHEN"1111"=>S<='1';D<='1';WHEN OTHERS=>NULL;END CASE;END PROCESS;END ARCHITECTURE one;三、总结本次关于全加器与全减器的设计是由本组三人共同合作配合完成，知道了合作完成任务的重要性。

《数字电子技术》实验手册

数字电子技术实验手册云南师范大学信息学院2011．8实验一门电路一、实验目的1、验证常用TTL 门电路的逻辑功能；2、熟练掌握常用仪器仪表的使用。

二、实验内容完成与非门、或非门、与或非门、异或门及非门逻辑功能测试三、实验设备及器件1、数字电路实验台 1台2、集成电路芯片74LS00（二输入四与非门） 1片 74LS02（二输入四或非门） 1片 74LS51（双2-3输入与或非门） 1片 74LS86（二输入四异或门） 1片 74LS04（六非门） 1片四、实验步骤1、与非门逻辑功能测试用74LS00二输入四与非门进行实验。

(1) 按图1接线。

图1 与非门逻辑功能测试电路(2) 按表1要求通过开关改变输入端A 与B 的电平值，将输出端测试结果填入表中。

2、或非门逻辑功能测试+5V接开关接LED F A B用74LS02二输入四或非门进行实验。

（1）按图2接线。

图2 或非门逻辑功能测试电路（2）按表2要求通过开关改变输入端A 与B 的电平值，将输出端测试结果填入表中。

3用74LS51双2-3输入与或非门进行实验。

(1) 按图3接线。

图3 与或非门逻辑功能测试电路(2) 按表3要求通过开关改变输入端A 、B 、C 与D 的电平值，将输出端测试结果填入表中。

+5V 接LED F +5V 接开关接LED F ABCD4、异或门逻辑功能测试用74LS86二输入四异或门进行实验。

(1) 按图4接线。

图4 异或门逻辑功能测试电路(2) 按表4要求通过开关改变输入端A 与B 的电平值，将输出端测试结果填入表中。

5、非门逻辑功能测试用74LS04六非门进行实验。

（1）按图5接线。

图5 非门逻辑功能测试电路+5V接开关接LED F A +5V接开关接LED FA B(3)按表5要求通过开关改变输入端A与B的电平值，将输出端测试结果填入表中。

五、思考题如何利用74LS00与非门实现“与电路”、“或电路”、“或非电路”、“异或电路”？试用门电路符号画出电路图。

12131位二进制全加器VHDL的设计

在使用STD_LOGIC_VECTOR中，必须注明其数组宽度，即位宽，如：
B : OUT STD_LOGIC_VECTOR(7 DOWNTO 0) －－8位数
或 SIGNAL A ：STD_LOGIC_VECTOR(1 TO 4) －－4位数
3. 并置操作符
以下是一些并置操作示例：
SIGNAL a : STD_LOGIC_VECTOR (3 DOWNTO 0) ; SIGNAL d : STD_LOGIC_VECTOR (1 DOWNTO 0) ;
BEGIN CASE abc IS WHEN "00" => so<='0'; co<='0' ; WHEN "01" => so<='1'; co<='0' ; WHEN "10" => so<='1'; co<='0' ; WHEN "11" => so<='0'; co<='1' ; WHEN OTHERS => NULL ; END CASE;
ARCHITECTURE fh1 OF h_adder is
BEGIN
so <= NOT(a XOR (NOT b)) ;
co <= a AND b ;
END ARCHITECTURE fh1;
【例】
LIBRARY IEEE; --半加器描述(2) USE IEEE.STD_LOGIC_1164.ALL; ENTITY h_adder IS PORT (a, b : IN STD_LOGIC;

实验2运算器ALU实验

实验2 运算器ALU实验运算器ALU是CPU的主要部件，数据处理的中心。

ALU可以实现算术加减运算和逻辑“与”、“或”、“非”运算，本实验设计8位ALU，为完成8为ALU，我们从1位全加器设计开始，经1位加法器，4位加法器，4位加减法器，到4位算术逻辑运算器ALU；再由4位ALU到8位ALU。

2.1 1位加法器设计1位加法器是构成多位加法器的基础，通过1位加法器可以组成4位加法器，4位减法器。

因此，本实验首先从1位全加器开始。

2.1.1 实验题目1位全加器。

2.1.2 实验内容设计1位全加器，并通过输入波形图验证。

2.1.3 实验目的与要求通过本实验使学生进一步掌握电子电路的设计方法，熟悉CAD软件QuartusII的使用，掌握使用QuartusII仿真来验证电路设计正确性的方法。

2.1.4 实验步骤设置本实验的项目所在路径，命名项目的名称为1ALU，顶层文件的名称也自动命名为1ALU。

如在文件夹C:\eda\ALU下新建工程1ALU，如图2-1 新建工程1ALU所示。

图2-1 新建工程1ALU直接点击next，直到器件选择对话框，如图2-2所示。

这里根据最终使用的FPGA器件选择一种器件，如Cyclone下的EP1C3T144C8，如果不下载到FPGA上进行实验，选择哪一种器件都无所谓。

图2-2 实现器件选择指定设计、仿真和时序验证工具，如图2-3所示，点击next，完成工程建立。

图2-3 工具选择设计1位全加器FA1位全加器是指可以实现两个1位二进制数和低位进位的加法运算逻辑电路（半加器不包括低位进位C i-1）。

它依据的逻辑表达式是：进位C i=A i B i+A i C i-1+B i C i-1，和S i=A i⊕B i⊕C i-1（本算式推导过程可以在教材中找到）。

其中A i和B i是两个1位二进制数，C i代表向高位的进位，C i-1代表低位来的进位，S i代表本位和。

依据上述逻辑表达式，设计实现1位全加的电路图。

一位二进制全加器真值表

一位二进制全加器真值表
二进制全加器是一种逻辑电路，用于将两个二进制数字和一个进位输入相加，并输出相应的和与进位。

它可以用一个真值表来描述其输入和输出之间的关系。

下面是一位二进制全加器的真值表：
A B Cin | Sum Cout.
-----------------------。

0 0 0 | 0 0。

0 0 1 | 1 0。

0 1 0 | 1 0。

0 1 1 | 0 1。

1 0 0 | 1 0。

1 0 1 | 0 1。

1 1 0 | 0 1。

1 1 1 | 1 1。

在这个真值表中，A和B分别表示两个二进制数字的输入位，
Cin表示进位输入位，Sum表示和输出位，Cout表示进位输出位。

每一行表示一种输入组合下的输出结果。

例如，当A=0，B=1，
Cin=0时，Sum=1，Cout=0。

从真值表中可以看出，二进制全加器的输出结果取决于输入位
的组合。

当A和B都为0时，无论进位输入是0还是1，和输出位
和进位输出位都为0。

当A和B都为1时，无论进位输入是0还是1，和输出位和进位输出位都为1。

当A和B不同时，和输出位的值取
决于进位输入位，进位输出位则取决于A、B和进位输入位的组合。

这个真值表可以帮助我们理解二进制全加器的工作原理，并在
设计和分析电路时提供参考。

一位二进制全加器真值表

一位二进制全加器真值表
一个二进制全加器是用来执行两个二进制数的加法运算的电路。

它有三个输入，两个被相加的二进制位（通常称为A和B），以及
一个进位输入（通常称为Cin）。

它有两个输出，一个和输出（通
常称为S），表示相加结果的二进制位，以及一个进位输出（通常
称为Cout），表示进位的二进制位。

下面是一个二进制全加器的真值表：
A |
B | Cin || S | Cout.
---------------------------。

0 | 0 | 0 || 0 | 0。

0 | 0 | 1 || 1 | 0。

0 | 1 | 0 || 1 | 0。

0 | 1 | 1 || 0 | 1。

1 | 0 | 0 || 1 | 0。

1 | 0 | 1 || 0 | 1。

1 | 1 | 0 || 0 | 1。

1 | 1 | 1 || 1 | 1。

在这个真值表中，A和B代表相加的两个二进制位，Cin代表进
位输入。

S代表和输出，Cout代表进位输出。

每一行都列出了对应
的输入组合和输出结果。

从这个真值表可以看出，当A、B和Cin的不同组合时，S和Cout的结果是如何变化的。

例如，当A和B都为0，Cin为0时，S
为0，Cout为0。

当A为1，B为1，Cin为1时，S为1，Cout为1。

这个真值表可以帮助我们理解二进制全加器的工作原理，并在
设计电路时进行验证和测试。

一位二进制全加器真值表

一位二进制全加器真值表0 0 0 | 00 0 1 | 10 1 0 | 10 1 1 | 01 0 0 | 11 0 1 | 01 1 0 | 01 1 1 | 1以上是一位二进制全加器的真值表，其中第一、第二和第三列分别表示两个输入位和进位位的取值，第四列表示相应的和位输出值。

在计算机中，加法运算是必不可少的操作。

全加器是一种基本的加法电路，用来计算二进制数的加法。

一位二进制全加器接收两个输入位，分别为A和B，还有一个进位位C_in，输出和位S和进位位C_out。

根据输入位的取值，全加器的输出如上所示。

根据真值表，我们可以总结出全加器的工作原理。

当A、B和C_in均为0时，和位S为0，进位位C_out也为0。

当A和B中有一个为1时，和位S为1，进位位C_out仍为0。

当A、B和C_in中有两个或三个为1时，和位S为0，进位位C_out为1。

当A、B和C_in均为1时，和位S为1，进位位C_out为1。

全加器的真值表非常重要，因为它可以帮助我们了解加法电路的逻辑运算结果。

在计算机中，多个全加器可以组合成加法器电路，实现更复杂的二进制加法运算。

通过合理设计电路，我们可以用全加器实现多位二进制数的加法，以及其他算术运算，如减法、乘法和除法。

总结一位二进制全加器的真值表及其工作原理，对于理解计算机中的加法运算及其相关电路非常重要。

这个简单的真值表是理解更复杂的二进制加法器的基础，也是学习计算机原理和数字电路设计的必备知识。

通过深入研究和理解真值表，我们可以更好地掌握计算机底层的数学和逻辑运算原理。

全加器实验原理

全加器实验原理
全加器是电子数字电路中的一种重要电路，用于对两个二进制数进行加法运算。

全加器由两个输入和一个进位输入组成，输出为一个和位和一个进位输出。

全加器的输入包括两个二进制数位和一个进位输入。

其中，两个二进制数位分别代表被加数和加数的对应位，进位输入表示上一位的进位值。

全加器的输出有两个部分：和位输出和进位输出。

和位输出即为对两个二进制数位和进位输入进行加法运算的结果，它由两个输入进行异或运算得到。

异或运算的规则是：当输入的两个二进制数字相同时，结果为0；当输入的两个二进
制数字不同时，结果为1。

和位输出的作用是表示对应位相加
后的结果。

进位输出则表示相加时的进位情况，由两个输入和进位输入进行与运算得到。

与运算的规则是：当输入的两个二进制数字都为1时，结果为1；其他情况下，结果为0。

进位输出的作用
是传递进位信号，以便进行下一位的运算。

全加器由逻辑门组成，通常使用门电路实现。

常见的实现方式是使用异或门、与门和或门组合而成。

通过适当的电路连接，可以实现一个全加器的功能。

全加器的实验原理是基于二进制加法的原理。

在二进制加法中，相加的两个二进制数位及上一位的进位共同决定了该位的和位
和进位输出。

全加器通过逻辑门的组合，实现了这一原理。

通过实验可以验证全加器的原理和功能。

实验中，可以利用开关代表二进制数位和进位输入，通过观察和位和进位的输出情况，验证全加器的正确性。

实验还可以通过改变输入和观察输出的变化，进一步了解全加器的工作原理和逻辑操作。