数字版图流程与工具1概论

数元的ASIC设计流程
数字前端设计(front-end)
数字后端设计(back-end)
基于standcell的ASIC设计流程
Concept + Market Research Architechtural specs & RTL coding RTL simulation Logic Synthesis,Optimization & Scan Insertion Formal Verification (RTL vs Gates) No Pre-layout STA Timing OK? Yes DC MODELSIM MBISTARCHITEC T FORMALITY PT
TAPE-OUT
布局布线工具根据基本单元库的时序-几何模型， 将电路单元布局布线成为实际电路版图
Contents
1 2 3 基于标准单元的ASIC设计流程
数字前端设计(front-end)
数字后端设计(back-end)
数字前端设计流程-1
RTL file
综合
布局布线前静态时序分析
形式验证
整个ASIC设计流程都是一 个迭代的流程，在任何一步 不能满足要求，都需要重复 之前步骤，甚至重新设计 RTL代码。 模拟电路设计的迭代次数甚 至更多。。。
.synopsys_dc.setup启动文件 company =“ ”; designer =“Your name”; technology =“0.6 micro csmc”;
search_path =search_path+{“.” ~/csmc06/lib” };
target_library ={csmc06core.db};
company =“zte corporation”; designer =“name”; technology=“0.25 micron” search_path=search_path+{“.” “/usr/golden/library/std_cells”\ “/usr/golden /library/pads”} target_library ={std_cells_lib.db} link_library ={“*”,std_cells_lib.db,pad_lib.db} symbol_library ={std_cells.sdb,pad_lib.sdb}
link_library ={*, csmc06core.db, csmc06pad.db};
symbol_library ={csmc06core.sdb, csmc06pad.sdb};
ASIC design flow

Initial Setup :建立设计环境，技术库文件及其它设计环境设置。 DC .synopsys_dc.setup 文件
基于standcell的ASIC设计流程
算法模型 c/matlab code
RTL HDL vhdl/verilog
综合工具根据基本单元库的功能-时序模型，将行 为级代码翻译成具体的电路实现结构
NETLIST verilog Standcell library LAYOUT gds2
对功能，时序，制造参数进行检查
ASIC design flow

设计举例，IIC控制器，已完成代码编写及功能仿真：


Tap_controller.v Tap_bypass.v Tap_instruction.v Tap_state.v 完成全部设计还需经过如下几个步骤：


Pre_layout Synthesis STA using PrimeTime SDF generation Verification Floorolanning and Routing Post_layout 反标来自layout tool的信息， STA using PrimeTime Post-layout Optimization Fix Hold-Time Violation
数字前端设计。以生成 可以布局布线的网表为 终点。
数字后端设计。以生成 可以可以送交foundry 进行流片的GDS2文件 为终点。 术语： tape-out—提交最终 GDS2文件做加工；
Foundry—芯片代工厂， 如中芯国际。。。
Floorplanning & Placement, CT Insertion Formal Verification (Scan Inserted Netlist Vs CT Inserted Netlist) Auto Routing DRC,LVS,ECO No Formal Verification (ECO Netlist vs CT Inserted Netlist) Post-layout STA Power check Timing OK? Yes Tape Out Astro AstroRail FORMALITY PT Hercules Caliber Virtuoso

SYNOPSYS – Design Compiler
数字前端设计流程-3 使用DC综合
数字前端设计流程-4 使用DC综合
步骤可以归纳为： 1.指定综合使用的库 2.根据符号库将行为级模型 转换为逻辑网表（由逻辑单 元GTECH构成） 3.指定综合环境以及约束 4.进行综合，根据约束将逻 辑网标映射为实际网表（由 标准单元构成） 5.优化网表 6.输出综合结果
NO
Meet requirements？
YES
NETLIST
Synopsys综合工具及相关工具
设计编译器(Design Compiler)和设计分析器 (Design Analyzer) ������ Design Compiler(DC) 是Synopsys逻辑综合工具的命令 行接口， 在Unix环境下输入dc_shell启动。 ������ Design Analyzer(DA) ������ 是DC 的图形前端版本， 通过输入design_analyer&启 动。
综合的定义

逻辑综合：决定设计电路逻辑门的相互连接。
逻辑综合的目的：决定电路门级结构、寻求时序和与 面积的平衡、寻求功耗与时序的平衡、增强电路的测 试性。 逻辑综合的过程：首先，综合工具分析HDL代码，用一 种模型(GTECH) ，对HDL进行映射，这个模型是与技术 库无关的；然后，在设计者的控制下，对这个模型进 行逻辑优化；最后一步，进行逻辑映射和门级优化， 将逻辑根据约束，映射为专门的技术目标单元库 （target cell library）中的cell，形成了综合后的 网表。